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來源：EXPreview 在上周的IEEE IEDM會議上，英特爾、臺積電（TSMC）和三星展示了各自的CFET晶體管方案。堆疊式CFET架構晶體管是將n和p兩種MOS器件相互堆疊在一起，未來將取代GAA（Gate-All-Round），成為新一代晶體管設計，以實現密度翻倍。 英特爾是首個展示CFET方案的晶圓代工廠，早在2020年就公開了首個早期版本。這次英特爾介紹了CFET制造的最簡單電路之一，即反相器的幾項改進。CMOS反相器將相同的輸入電壓發送到堆棧中兩個設備的柵，并產生一個邏輯上與輸入相反的輸出，而且反相器在一個鰭上完成。英特爾同時還將晶體管使用的納米片數量從2個增加到3個，垂直間隙也從50nm減小到30nm。 
目前5nm制程節點的柵極間距為50nm，不過這是使用單側互連的簡單FinFET。三星展示的CFET方案里，柵極間距為45/48nm，比起英特爾的60nm要更小。盡管三星的CFET原型里45nm柵極間距版本性能有所下降，但研究人員認為通過對制造過程的優化可以解決這個問題。三星成功之處是能夠電氣隔離堆疊的n和p兩種MOS器件的源和漏，關鍵步驟是使用一種涉及濕化學品的新型干刻蝕來替代濕法刻蝕。另外與英特爾單個晶體管使用3個納米片不同，三星是成對晶體管使用單個納米片。 臺積電與三星一樣，設法將柵極間距控制在48nm，其CFET方案的特點包括一種在頂部和底部晶體管之間形成介電層的新方法，以保持間距。納米片通常由硅和硅鍺的交替層形成，臺積電嘗試使用硅鍺專用刻蝕方法，在釋放硅納米線之前于兩個晶體管之間構建隔離層。 據了解，CFET技術轉化為商業大規模使用大概還需要7到10年的時間，在此之前仍然有許多前期準備工作要完成。 |
