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至簡設計法經典案例2 1241003385

發布時間：2018-9-17 14:10 發布者：luckyb1

關鍵詞：至簡設計法

至簡設計法經典案例2

例2. 當收到en=1后，dout間隔3個時鐘后，產生寬度為2個時鐘周期的高電平脈沖。

如上面波形圖所示，在第3個時鐘上升沿看到en==1，間隔3個時鐘后，dout變1，再過2個時鐘后，dout變0。

根據案例1的經驗，出現大于1的數字時，就需要計數。我們這里有數字2和3，建議的計數方式如下。

當然，其他計數方式最終也能實現功能。但明德揚的總結是上面方式最好，實現的代碼將是最簡的，其他方式則稍微復雜。

接下來判斷計數器的加1條件。與案例1不同的是，計數器加1區域如下圖陰影部分，但圖中沒有任何信號來指示此區域。

為此，添加一個名字為“flag_add”的信號，剛好覆蓋了陰影部分，如下圖。

補充該信號后，計數器的加1條件就變為flag_add==1，并且是數5個。代碼如下：

flag_add有2個變化點，變1和變0。變1的條件是收到en==1，變0的條件是計數器數完了，因此代碼如下：

dout也有2個變化點：變1和變0。變1的條件是“3個間隔之后”，也就是“數到3個的時候”；變0的條件是數完了。代碼如下：

至此，我們完成了主體程序的設計，接下來是補充module的其他部分。

將module的名稱定義為my_ex2。并且我們已經知道該模塊有4個信號：clk、rst_n、en和dout。為此，代碼如下：

其中clk、rst_n和en是輸入信號，dout是輸出信號，并且4個信號都是1比特的，根據這些信息，我們補充輸入輸出端口定義。代碼如下：

接下來定義信號類型。

cnt是用always產生的信號，因此類型為reg。cnt計數的最大值為4，需要用3根線表示，即位寬是3位。add_cnt和end_cnt都是用assign方式設計的，因此類型為wire。并且其值是0或者1，1個線表示即可。因此代碼如下：

dout是用always方式設計的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：

flag_add是用always方式設計的，因此類型為reg。并且其值是0或者1，1根線表示即可。因此代碼如下：

至此，整個代碼的設計工作已經完成。整體代碼如下：

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

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27

28

module my_ex2(

clk ,

rst_n ,

en ,

dout

);

input clk ;

input rst_n ;

input en ;

output dout ;

reg [ 2:0] cnt ;

wire add_cnt ;

wire end_cnt ;

reg flag_add ;

reg dout ;

always @(posedge clk or negedge rst_n)begin

if(!rst_n)begin

cnt <= 0;

end

else if(add_cnt)begin

if(end_cnt)

cnt <= 0;

else

cnt <= cnt + 1;

end

assign add_cnt = flag_add==1;

assign end_cnt = add_cnt && cnt==5-1 ;

always @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

flag_add <= 0;

end

else if(en==1)begin

flag_add <= 1;

end

else if(end_cnt)begin

flag_add <= 0;

end

always @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

dout <= 0;

end

else if(add_cnt && cnt==3-1)begin

dout <= 1;

end

else if(end_cnt)begin

dout <= 0;

end

endmodule

經過這個案例，我們做一下總結：在設計計數器的時候，如果計數區域沒有信號來表示時，可補充一個信號flag_add。

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