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作為包括這些計算的示例，一塊雙層板可能用20 mil寬(W)、1盎司(T=1.4)的銅走線，并由10 mil (H) FR-4 (--εr= 4.0)的介電材料分離。結果，該微帶線的阻抗為50 Ω左右。對于其他標準阻抗(如75Ω的視頻標準阻抗)，使"W"調(diào)整為8.3 mil左右即可。 微帶線設計的一些指導原則 本例涉及到一個有趣且微妙的要點。參考文獻2討論了與微帶PCB阻抗相關的有用指導原則。若介電常數(shù)為4.0 (FR-4)，結果顯示，當W/H為2/1時，阻抗將接近50Ω-(與第一個示例類似，其中，W = 20 mil)。 仔細的讀者會發(fā)現(xiàn)，根據(jù)等式3預測，Zo應為46Ω-左右，與參考文獻2提到的精度(>5%)相吻合。IPC微帶線等式在50Ω-與100 -Ω之間最精確，但當阻抗低于或超過該范圍時，其精度則大幅下降。 根據(jù)等式5，也可以計算微帶線的傳播延遲。這是微帶信號走線的單向通過時間。有趣的是，對于給定的幾何模型，延遲常數(shù)(單位：ns/ft)僅為介電常數(shù)而非走線維度的函數(shù)(見參考文獻6)。請注意，這可以帶來極大的便利。意味著，當給定PCB基板(并給定-εr)時，各種阻抗線路的傳播延遲常數(shù)是固定不變的。 等式5 該延遲常數(shù)也可以ps/in為單位，這樣更適用于小型PCB。即： 等式6 因此，舉例來說，對于PCB介電常數(shù)4.0，不難發(fā)現(xiàn)微帶線的延遲常數(shù)約為1.63 ns/ft，合136 ps/in。這兩條額外的準則對于設計PCB走線中信號的時序具有參考意義。 對稱帶狀線PCB傳輸線路 從多種角度來看，多層PCB是一種更好的PCB設計方法。在這種模式下，信號走線嵌入電源層與接地層之間，如圖3中的橫截面視圖所示。低阻抗交流接地層和嵌入的信號走線形成一條對稱帶狀線傳輸線路。 從圖中可以看出，高頻信號走線的電流回路直接位于接地層/電源層上的信號走線的上方和下方。因此，高頻信號被完全限制在PCB板內(nèi)部，結果使放射降至最低，為輸入雜散信號提供了天然的屏障。 Figure 3: A Symmetric Stripline Transmission Line With Defined Impedance is Formed by a PCB Trace of Appropriate Geometry Embedded Between Equally Spaced Ground and/or Power Planes 該設計的特性阻抗同樣取決于幾何圖形以及PCB介電質(zhì)的--εr。該帶狀傳輸線路的ZO可表示為： 等式7 作為包括這些計算的示例，一塊雙層板可能用20 mil寬(W)、1盎司(T=1.4)的銅走線，并由10 mil (H) FR-4 (--εr= 4.0)的介電材料分離。結果，該微帶線的阻抗為50 Ω左右。對于其他標準阻抗(如75Ω的視頻標準阻抗)，使"W"調(diào)整為8.3 mil左右即可。 微帶線設計的一些指導原則 本例涉及到一個有趣且微妙的要點。參考文獻2討論了與微帶PCB阻抗相關的有用指導原則。若介電常數(shù)為4.0 (FR-4)，結果顯示，當W/H為2/1時，阻抗將接近50Ω-(與第一個示例類似，其中，W = 20 mil)。 仔細的讀者會發(fā)現(xiàn)，根據(jù)等式3預測，Zo應為46Ω-左右，與參考文獻2提到的精度(>5%)相吻合。IPC微帶線等式在50Ω-與100 -Ω之間最精確，但當阻抗低于或超過該范圍時，其精度則大幅下降。 根據(jù)等式5，也可以計算微帶線的傳播延遲。這是微帶信號走線的單向通過時間。有趣的是，對于給定的幾何模型，延遲常數(shù)(單位：ns/ft)僅為介電常數(shù)而非走線維度的函數(shù)(見參考文獻6)。請注意，這可以帶來極大的便利。意味著，當給定PCB基板(并給定-εr)時，各種阻抗線路的傳播延遲常數(shù)是固定不變的。 等式5 該延遲常數(shù)也可以ps/in為單位，這樣更適用于小型PCB。即： 等式6 因此，舉例來說，對于PCB介電常數(shù)4.0，不難發(fā)現(xiàn)微帶線的延遲常數(shù)約為1.63 ns/ft，合136 ps/in。這兩條額外的準則對于設計PCB走線中信號的時序具有參考意義。 對稱帶狀線PCB傳輸線路 從多種角度來看，多層PCB是一種更好的PCB設計方法。在這種模式下，信號走線嵌入電源層與接地層之間，如圖3中的橫截面視圖所示。低阻抗交流接地層和嵌入的信號走線形成一條對稱帶狀線傳輸線路。 從圖中可以看出，高頻信號走線的電流回路直接位于接地層/電源層上的信號走線的上方和下方。因此，高頻信號被完全限制在PCB板內(nèi)部，結果使放射降至最低，為輸入雜散信號提供了天然的屏障。 Figure 3: A Symmetric Stripline Transmission Line With Defined Impedance is Formed by a PCB Trace of Appropriate Geometry Embedded Between Equally Spaced Ground and/or Power Planes 該設計的特性阻抗同樣取決于幾何圖形以及PCB介電質(zhì)的--εr。該帶狀傳輸線路的ZO可表示為： 等式7 這里的所有維度同樣以mil為單位，B為兩個層的間距。在這種對稱幾何圖形中，需要注意的是，B同樣等于2H + T。參考文獻2指出，參考文獻1中的這個等式的精度通常在6%左右。 適用于-εr= 4.0的對稱帶狀線的另一條便利準則是，使B成為W的倍數(shù)，范圍為2至2.2。結果將得到約50Ω的帶狀線阻抗。當然，這條法則是以另一近似法為基礎的，忽略了T。盡管如此，該法則對于粗略估算還是很有用的。 對稱帶狀線同樣有一個特性電容，其計算單位為pF/in，如等式8所示。 等式8 對稱帶狀線的傳播延遲如等式9所示。 等式9 或者以ps為單位： 等式10 當PCB介電常數(shù)為4.0時，可以發(fā)現(xiàn)，對稱帶狀線的延遲常數(shù)幾乎正好為2 ns/ft-，合170 ps/in。 走線嵌入法的利弊 根據(jù)上述討論，在設計阻抗既定的PCB走線時，既可以置于一個表層之上，也可嵌入兩層之間。當然，在這些阻抗因素之外，還有許多其他考慮因素。 嵌入式信號確實存在一個明顯的大問題——隱藏電路走線的調(diào)試非常困難，甚至無法做到。圖4總結了嵌入式信號走線的利弊。 圖4：多層PCB設計中嵌入與不嵌入信號走線的利弊 設計多層PCB時也可能不使用嵌入式走線，如最左邊的橫截面視圖所示。可以將這種嵌入式設計看作一種雙重雙層PCB設計(共有四層銅)。頂部的走線與電源層 構成微帶，底部的走線則與接地層構成微帶。在本例中，兩個外層的信號走線可以方便地供測量和故障排查使用。但這種設計并未利用各層的屏蔽作用。 這種非嵌入式設計的輻射量較大，更容易受到外部信號的影響，而右側的嵌入式設計采用了嵌入法，則很好地利用了各層的優(yōu)勢。就如諸多其他工程設計一樣，PCB設計中到底采用嵌入法還是非嵌入法是折衷的結果。這里的折衷則體現(xiàn)在減少輻射與方便測試之間。 |
