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一些工程師在設計過程中經常會發出疑問“為什么ADC的額定最小和最大增益誤差相差如此之大?”在此將針對該問題進行深入探討并給予解答。 為特定應用選擇高速ADC時，增益一般不是關鍵規格。在設計階段會更重視噪聲、失真、功耗和價格。但這些年來，我們了解到，一旦ADC和信號鏈中的所有其他器件得以明確，某些幸運的工程師會計算復合信號鏈的增益，判斷它會如何影響系統。ADC通常不是總偏差的主要貢獻者，但某些器件要比其他器件更糟糕。 增益誤差指實測滿量程與理想滿量程之差，通常用滿量程的百分比表示。 我看到過的最差增益誤差規格是±10%FS，相當于±1dB。 讓一些用戶擔心的是，某些ADC的額定最小和最大增益誤差似乎極不對稱，對此我表示同情，有些器件的最小和最大%FS規格為–6/+2、–1.5/+3.5，甚至–10/0。用戶對此類規格一般不會感到懊惱，但它們是模數轉換器，并非純粹的模擬器件，因此大多數咨詢只是想了解其中的原因。 那么，為什么會有很大差異呢?影響增益誤差的因素有多種，包括基準電壓誤差、基準電壓緩沖器增益誤差、多通道ADC的通道間偏差，但頭號因素卻是真正的標稱輸入范圍與額定標稱輸入范圍不一致。這聽起來可能很荒謬，但其實是有一些合理原因的。用戶可能絕不會想到的一個原因是，目標輸入范圍常常是在設計或測定ADC之前設置，因為該器件可能要與另一器件功能相容或引腳相容。最小/最大增益規格為–10/0% FS的器件就是這種情況，其設計必須與原先的設計功能相容，而后者指定2-V p-p輸入范圍，最小/最大增益范圍為–4.2/+4.2%。 如果ADC的增益變化在信號鏈內很顯著，我建議重新定義標稱輸入范圍，使其位于分布的中心。對于–10/0%FS器件，只需將標稱輸入范圍調低5%，即設置為1.9Vp-p。希望以上說明有助于澄清困惑。 作者 David Buchanan于1987年獲得美國弗吉尼亞大學電氣工程學士學位。他先后在STMicroelectronics、Adaptec和ADI從事市場營銷和應用工程工作，熟悉各種高性能模擬半導體產品。 他目前是ADI公司高速轉換器產品線(美國北卡羅來納州格林斯博羅)的資深應用工程師。 |
