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FPGA/CPLD文章列表

基于CPLD的CCD信號(hào)發(fā)生器的研究

1 引言 CCD (Charge Coupled Devices)電荷藕合器件是20世紀(jì)70年代初發(fā)展起來(lái)的新型半導(dǎo)體 器件。目前CCD作為光電傳感器由于其具有體積小、重量輕、功耗小、工作電壓低和抗燒毀 等優(yōu)點(diǎn)以及在 ...
2010年04月08日 14:39   |  
CCD   CPLD   發(fā)生器   信號(hào)   研究  

基于Altera ASI IP核的ASI發(fā)送卡實(shí)現(xiàn)

1 ASI 接口的應(yīng)用意義 隨著數(shù)字電視技術(shù)的迅速發(fā)展,在電視節(jié)目的制作設(shè)計(jì)方面己經(jīng)有很大一部分實(shí)現(xiàn)了數(shù) 字處理。在節(jié)目的傳輸方面,我們從衛(wèi)星上己可以接收到多套數(shù)字壓縮編碼的節(jié)目。這種 ...
2010年04月04日 14:47   |  
ALTERA   ASI  

高速異步FIFO的設(shè)計(jì)與實(shí)現(xiàn)

引言 現(xiàn)代集成電路芯片中,隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大.一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘。多時(shí)鐘帶來(lái)的一個(gè)問(wèn)題就是,如何設(shè)計(jì)異步時(shí)鐘之間的接口電路。異步FIFO(First In First Out)是解決這個(gè)問(wèn)題 ...
2010年04月01日 14:11   |  
FIFO   設(shè)計(jì)   異步  

高速信號(hào)采集與數(shù)據(jù)形成系統(tǒng)硬件設(shè)計(jì)

1 引言 雷達(dá)回波信號(hào)工作在很寬的頻帶上,在對(duì)回波信號(hào)進(jìn)行采樣時(shí),根據(jù)奈奎斯特采樣定理,采樣頻率必須大于等于被采樣信號(hào)最高頻率的兩倍,才能使采樣后的信號(hào)不失真。這就使得采樣電路丁作 ...
2010年04月01日 13:54   |  
采集   數(shù)據(jù)   系統(tǒng)   信號(hào)   硬件  

基于FPGA的高速圖像采集系統(tǒng)設(shè)計(jì)

引言 在低速的數(shù)據(jù)采集系統(tǒng)中,往往采用單片機(jī)或者 DSP進(jìn)行控制;而對(duì)于圖像采集這種高速數(shù)據(jù)采集的場(chǎng)合,這種方案就不能滿足需要。因此這種方案極大浪費(fèi)了單片機(jī)或DSP的端口資源且靈活性差 ...
2010年03月30日 11:58   |  
FPGA   采集   圖像   系統(tǒng)設(shè)計(jì)  

FPGA中嵌入式存儲(chǔ)器模塊的設(shè)計(jì)

1 引言 FPGA的片上存儲(chǔ)資源有兩種實(shí)現(xiàn)方式:細(xì)粒式和粗粒式。所謂細(xì)粒式,是指每個(gè)基本邏輯單元可以配置成一個(gè)小的存儲(chǔ)器.若干個(gè)小存儲(chǔ)器冉通過(guò)合并進(jìn)行擴(kuò)展。它不需要額外邏輯,但存儲(chǔ)密度 ...
2010年03月28日 00:18   |  
FPGA   存儲(chǔ)器   模塊   嵌入式   設(shè)計(jì)  

FPGA+DSP導(dǎo)引頭信號(hào)處理中FPGA設(shè)計(jì)的關(guān)鍵技術(shù)

1 引言 隨著同防工業(yè)對(duì)精確制導(dǎo)武器要求的不斷提高,武器系統(tǒng)總體設(shè)計(jì)方案的日趨復(fù)雜,以及電子元器件水平的飛速發(fā)展。導(dǎo)引頭信號(hào)處理器的功能越來(lái)越復(fù)雜,硬件規(guī)模越來(lái)越大.處理速度也越來(lái) ...
2010年03月27日 23:35   |  
dsp   FPGA   導(dǎo)引頭   關(guān)鍵   信號(hào)處理  

在低成本FPGA中實(shí)現(xiàn)動(dòng)態(tài)相位調(diào)整

在FPGA中,動(dòng)態(tài)相位調(diào)整(DPA)主要是實(shí)現(xiàn)LVDS接口接收時(shí)對(duì)時(shí)鐘和數(shù)據(jù)通道的相位補(bǔ)償,以達(dá)到正確接收的目的。 ALTERA的高端FPGA,如STRATIX(r) 系列中自帶有DPA電路,但低端的FPGA,如CYCLONE(r) ...
2010年03月25日 08:22   |  
FPGA   調(diào)整   動(dòng)態(tài)   相位  

現(xiàn)場(chǎng)可編程門(mén)陣列的供電

FPGA概述 現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)是一種可編程邏輯器件,由成千上萬(wàn)個(gè)完全相同的可編程邏輯單元組成,周?chē)禽斎?輸出單元構(gòu)成的外設(shè)。制造完成后,F(xiàn)PGA可以在工作現(xiàn)場(chǎng)編程,以便實(shí)現(xiàn)特定的 ...
2010年03月24日 21:55   |  
可編程   現(xiàn)場(chǎng)   陣列  

UTOPIA LEVEL2接口時(shí)序分析及FPGA實(shí)現(xiàn)

1 引言 在ADSL系統(tǒng)中,由DSLAM(數(shù)字用戶(hù)接入復(fù)用器)完成ATM的終結(jié)和路由。該模型分為4層,自上而下分為高層、從AAL層、ATM層和物理層。這里高層是指RFCl483及其以上各層,AAL層(ATM適配層)又 ...
2010年03月24日 11:25   |  
FPGA   UTOPIA   接口   時(shí)序  

SpaceWire Codec接收端FPGA時(shí)序設(shè)計(jì)

引言 SpacewiTe是歐空局2003年提出的一種高速的、點(diǎn)對(duì)點(diǎn)、全雙工的串行總線網(wǎng)絡(luò),面向空間應(yīng)用。它以IEEE 1355—1995和LVDS標(biāo)準(zhǔn)為基礎(chǔ),提供了一種通用接口標(biāo)準(zhǔn)以簡(jiǎn)化和規(guī)范不同設(shè)備之間的互 ...
2010年03月22日 16:54   |  
Codec   FPGA   SpaceWire   設(shè)計(jì)   時(shí)序  

QPSK調(diào)制器的FPGA實(shí)現(xiàn)

1 引言 四相絕對(duì)移相鍵控(QPSK)技術(shù)以其抗干擾性能強(qiáng)、誤碼性能好、頻譜利用率高等優(yōu)點(diǎn),廣泛應(yīng)用于數(shù)字通信系統(tǒng)。隨著超大規(guī)模集成電路的出現(xiàn),F(xiàn)PGA在數(shù)字通信系統(tǒng)中的應(yīng)用日益廣泛,目前已 ...
2010年03月22日 11:51   |  
FPGA   QPSK   調(diào)制器  

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