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本文介紹了基于標(biāo)準(zhǔn)單元庫(kù)的深亞微米數(shù)字集成電路的自動(dòng)化設(shè)計(jì)流程。此流程從設(shè)計(jì)的系統(tǒng)行為級(jí)描述或RTL 級(jí)描述開始，依次通過系統(tǒng)行為級(jí)的功能驗(yàn)證，設(shè)計(jì)綜合，綜合后仿真，自動(dòng)化布局布線，到最后的版圖后仿真。在這里，我們用Synopsys 公司的VSS(VHDL System Simulator)工具進(jìn)行各種仿真，用Design Compiler 進(jìn)行綜合，用Cadence公司的Silicon Ensemble 進(jìn)行自動(dòng)布局布線。對(duì)于最后的版圖后仿真，由于輸出文件的限制，我們改用Active-HDL 工具進(jìn)行驗(yàn)證。本文同時(shí)用一個(gè)實(shí)例DDFS 對(duì)整個(gè)流程加以了舉例說明。 下載： 
ASIC完整設(shè)計(jì)實(shí)例.rar
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