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若貝是一款非常小巧的FPGA圖形化設計仿真工具。開發這款軟件的目的一方面是簡化FPGA的設計，達到設計FPGA就如同搭積木一樣的簡單；另一方面是讓設計硬件變得非常靈活，允許用戶在搭積木的同時，可以輸入自己的算法實現。這款軟件從硬件設計中抽象出4個基本的元素：模塊，端口，代碼段和連接線。所有設計都可以由這4種元素組合而成。這款軟件非常的小，經過少許改動就可以實現跨平臺設計，甚至可以將該軟件嵌入到PDA手機上。若貝雖然小（只有20M），但是具備一個仿真工具所應該具備的所有功能，比如由圖形化設計生成代碼，糾錯，代碼查看和編譯，仿真，波形分析，以及編程式控制界面操作。對比其他的業內軟件，Robei具有一些與眾不同的特點： 1.非常簡單的操作界面，學習起來很容易上手。 2.跨平臺設計思維，整個軟件基于目前非常流行的QT平臺。 3.利用世界上非常知名的開源工具 Icarus Verilog 做編譯器，速度非常的快和穩定。 4.集成了波形分析工具，分析波形速度非常的快。 5.軟件可以幫助設計者提早發現一些硬件接口的錯誤。 6.用戶可以利用命令行模式取代鼠標操作。 7.用戶可以利用類似屬性編輯器的工具進行編輯每個元素的數據。 8.現代化的用戶操作界面，反應速度非常的快。 9.軟件非常的小，執行過程中只占用非常小的內存資源（<100M）. 10.現在的版本只支持仿真，用戶可以利用生成的代碼加入FPGA廠家的工具，進行綜合和下載。 11.多語言支持，目前支持中文和英文。 |
