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勇敢的芯伴你玩轉Altera FPGA連載72：RTL Viewer、State Machine Viewer與Technology MapViewer 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
RTL Viewer 這里首先和大家闡釋一下Verilog代碼在編譯器中是如何一步一步實現到最終的FPGA器件電路中的。設計者先編寫RTL級代碼（Verilog或VHDL）來描述自己需要實現的功能；然后在EDA工具中對其進行綜合，RTL級的代碼就被轉換為邏輯電路，就如與、或、非等一大堆門電路的各種組合；最后這些邏輯電路通過映射轉換到特定的FPGA器件中實現，這個步驟通常我們稱之為布局布線。整個的過程如圖8.89所示。
圖8.89 FPGA代碼編譯過程 而RTL級的代碼我們都很容易查看，好說歹說也是我們從別人的工程copy過來的（一般是自己寫的），而邏輯電路是否有地方可以一窺？當然有，Quartus II工具中提供了RTL viewer供用戶查看，此外，我們上一節的狀態機也是能夠查看到；布局布線后的結果，即我們的代碼在FPGA器件中的最終效果也可以通過Quartus II中的Technology Map Viewer中進行查看。 打開實例工程cy4ex10，如圖8.90所示，在我們的“Task à Compilation”中，在展開“Compile Design à Analysis & Synthesis à Netlist Viewers”后，可以雙擊“RTLViewer”選項。
圖8.90 RTLViewer編譯菜單 隨后彈出如圖8.91所示的RTL Viwer界面。這里的綠色矩形寄存器框可以繼續雙擊查看。
圖8.91 RTLViewer界面 State Machine Viewer 如圖8.92所示，在我們的“Task à Compilation”中，在展開“CompileDesign à Analysis & Synthesis àNetlist Viewers”后，可以雙擊“State MachineViewer”選項。
圖8.92 StateMachine Viewer編譯菜單 隨后彈出如圖8.93所示的State Machine Viewer界面。
圖8.93 State Machine Viewer界面 Technology Map Viewer 如圖8.94所示，在我們的“Task à Compilation”中，在展開“CompileDesign à Analysis & Synthesis àNetlist Viewers”后，可以雙擊“Technology MapViewer”選項。
圖8.94 Technology Map Viewer編譯菜單 隨后彈出如圖8.95所示的Technology Map Viewer界面。
圖8.95 Technology Map Viewer界面 |
