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勇敢的芯伴你玩轉(zhuǎn)Altera FPGA連載43：基于仿真的第一個(gè)工程實(shí)例之Verilog語法檢查 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
為了驗(yàn)證一下設(shè)計(jì)輸入的代碼的基本語法是否正確，可以點(diǎn)擊“Flow à Compilation”下的“Analysis & Elaboration”按鈕，如圖6.8所示。
圖6.8 編譯源碼 語法檢查完成后，如圖6.9所示。“Analysis &Elaboration”按鈕前面打上了綠色的勾。
圖6.9 語法檢查成功 同時(shí)我們可以查看打印窗口的Processing里的信息，包括各種warning和Error。Error是不得不關(guān)注的，因?yàn)镋rror意味著我們的代碼有語法錯(cuò)誤，后續(xù)的編譯將無法繼續(xù)；而warning則不一定是致命的，但很多時(shí)候warning中暗藏玄機(jī)，很多潛在的問題都可以從這些條目中尋找到蛛絲馬跡。當(dāng)然了，也并不是說一個(gè)設(shè)計(jì)編譯下來就不可以有warning，如果設(shè)計(jì)者確認(rèn)這些warning符合我們的設(shè)計(jì)要求，那么可以忽略它。
圖6.10 語法檢查打印信息 |
