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1 引言 近年來,多電平變換器成為電力電子研究的熱點之一,它主要面向中壓大功率的應用場合。目前,有三種基本的多電平變換器拓撲結構：①二極管箝位型;②飛跨電容型;③級聯型。 幾種拓撲結構各有其優缺點,但相對而言,級聯型多電平變頻器具有更獨特的優點,它的結構如圖1所示。它無需箝位二極管和電容,易于封裝,不存在電容電壓平衡問題。 圖1 三相五電平變頻器結構圖 2 載波移相SPWM技術 所謂移相式PWM技術就是將調制波和載波的頻率固定不變,調制波的相位也保持恒定,而只調整載波的相位,從而產生SPWM信號。將不同載波相位下的SPWM信號進行線性組合,達到消除諧波、提高輸出功率的目的。可以證明,當相移時(α為同相的各單元的載波的移相角度,N 為級聯單元個數),輸出諧波頻率增大到 2N 倍,更易于濾除。對于三相五電平變頻器,N=2,所以同相級聯兩單元的載波相差90度。如圖2所示,其中A11與A14載波互差180度,A11與A21的載波互差90度,而A21與A24的載波互差180度。A1與A2串聯后的輸出電壓： 圖2三相五電平變頻器的A相 由(1)式可知UA不再包含2F±1次以下的諧波,僅包含2F±1以上的諧波。而當級聯數為N時,則NF±1以下的諧波均被濾去。 3 基于CPLD的三相五電平變頻器PWM脈沖發生器的原理 一個DSP只能產生12路PWM脈沖,而三相五電平變頻器需24路PWM脈沖,而用雙DSP輸出24路時存在同時性的問題,因而用復雜可編程邏輯器件CPLD來實現。當前,復雜可編程邏輯器件CPLD在現代數字電路設計中已成為不可或缺的器件,CPLD內部包含的邏輯門數從幾百至幾萬,具有可任意配置的幾百個寄存器和I/O口,并且開發周期短可靈活配置實現多種功能而無需改動硬件電路。 如圖3為DSP與CPLD構成的PWM脈沖發生器的控制框圖。 圖3 DSP與CPLD的控制框圖 CPLD接入DSP的時鐘CLK,以實現時鐘一致,dt0,dt1,dt2,dt3為DSP的四根地址線,用來選通CPLD中十二路PWM脈沖發生器的一路,int為中斷信號,每隔四分之一個載波周期Tc發一次,we為DSP的寫信號,只有當we與csn(n=1～12)同時為低電平時Data才能寫入影子寄存器,其中csn為四根地址線譯碼后的輸出,如圖4所示。 圖4 PWM發生器原理圖 顯然,同一相的八個開關管只需四路載波,而處于三相同一位置的開關管其載波相同,故可共用一個基準計數器。下面就圖4介紹PWM發生器的原理。圖4中的基準計數器為一加減計數器,其計數總值為一個載波周期TC,而比較寄存器中為脈寬值,當基準計數器計數的值與比較寄存器相等時,比較器輸出產生電平翻轉,每當基準計數器計數到零時,產生一個使能信號把影子寄存器中的脈寬值送入比較寄存器。由比較器輸出的原始PWM波經死區發生器后產生上下橋臂互補的兩路PWM波。 4 VerilogHDL設計與仿真 根據圖4的原理圖,應用VerilogHDL硬件描述語言進行設計。本文選用Altera公司的EPF10K30A系列的CPLD,通過MAX+PLUSⅡ軟件仿真,圖5所示為A相8路PWM驅動信號。波型表明,同一橋臂上下兩路信號在邏輯上滿足互補關系,并有一定的死區時間,實現“先斷后通”,不同橋臂之間的相位正確。 圖5 A相PWM仿真波形圖 圖6為根據上述原理,利用MATLAB/SIMULINK仿真的相電壓五電平波形,其中調制比為0.9,載波比為32。 圖6 相電壓五電平仿真波形 5 結束語 級聯型多電平變頻器其PWM驅動信號很難由單一的DSP或單片機完成。本文設計的由DSP與CPLD構成的PWM脈沖發生器較好的解決了這一問題,在級聯型多電平變頻器中有比較好的應用前景。 |
