明德揚FPGA設計模板分享(1)

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FPGA工程師都知道，verilog代碼絕大部分都是always語句，結構基本上都是一致的，為了減少重復性的工作，讓工程師專注于設計實現，明德揚精心制作了常用模板，只要你安裝好明德揚提供的GVIM，就能使用這些模板了。

1.時序邏輯的模板

在GVIM輸入“Shixu”并回車，如下圖所示

就能得到下面的時序邏輯的模板。

2.輸入“Shixu2”并回車

就能得到帶有2個if條件的時序邏輯代碼。

3.輸入“Shixu3”并回車

就能得到帶有3個if條件的時序邏輯代碼。

歡迎關注明德揚公眾號“fpga520”，或群97925396，索取明德揚模板。口號：多用模板，減少記憶，專注設計!