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賽靈思公司（Xilinx）推出其第四代部分可重配置設(shè)計(jì)流程，以及智能時(shí)鐘門控技術(shù)的多項(xiàng)全新強(qiáng)化方案，可針對(duì)Virtex-6 FPGA設(shè)計(jì)中BRAM(block-RAM)降低24%的動(dòng)態(tài)功耗。設(shè)計(jì)人員即日起即可下載ISE12.2設(shè)計(jì)套件，利用其簡便易用、直觀的部分可重配置設(shè)計(jì)流程，進(jìn)一步降低功耗和整體系統(tǒng)成本。同時(shí)，最新推出的ISE版本還可提供一項(xiàng)低成本仿真方案， 支持嵌入式設(shè)計(jì)流程。 部分可重配置技術(shù)具備可即時(shí)調(diào)整的高度靈活性，可以大幅擴(kuò)充單一FPGA的容量。在器件運(yùn)行中，設(shè)計(jì)人員可對(duì)FPGA某些區(qū)域進(jìn)行重新編程，藉此加入新的功能，而器件其余部分正在運(yùn)行的應(yīng)用則完全不會(huì)受到任何影響。例如，用戶開發(fā)無線光傳輸網(wǎng)絡(luò)方案，少用30-45%的資源就可以實(shí)現(xiàn)多端口多路復(fù)用器/轉(zhuǎn)發(fā)器的功能，而軟件無線電（SDR）解決方案可以在不干擾其他波形繼續(xù)運(yùn)行的同時(shí)動(dòng)態(tài)交換通信波形，而且也無需改用更大或是額外的器件。部分可重配置技術(shù)還可以幫助設(shè)計(jì)人員有效的管理功耗，當(dāng)系統(tǒng)無需在最高性能運(yùn)行時(shí)，可以使用低能耗的方式來替代高能耗功能運(yùn)行。 賽靈思采用更直觀的設(shè)計(jì)流程以及界面，使其第四代部分可重配置技術(shù)更加易于使用。其中包括一個(gè)經(jīng)進(jìn)一步改進(jìn)的時(shí)序約束和時(shí)序分析流程，自動(dòng)插入代理邏輯以橋接靜態(tài)和可重配置部分，并具備完整的設(shè)計(jì)時(shí)序收斂和仿真功能。ISE12 使得設(shè)計(jì)人員可以應(yīng)用Virtex-4, Virtex-5 和Virtex-6器件，實(shí)現(xiàn)各種部分可重配置應(yīng)用。如需了解更多詳細(xì)內(nèi)容，請登錄www.xilinx.com/cn/ISE. 為幫助客戶使其設(shè)計(jì)的功耗更有效率，通過2009年夏季對(duì)PwrLite公司的收購，賽靈思增強(qiáng)了其智能時(shí)鐘門控技術(shù)，降低BRAM動(dòng)態(tài)功耗。通過一系列獨(dú)特的算法，ISE可以自動(dòng)中斷不必要的邏輯活動(dòng)，這些不必要的邏輯活動(dòng)正是引起耗電的關(guān)鍵因素。通過在綜合過后而非在RTL層實(shí)現(xiàn)功耗優(yōu)化，ISE可以降低多達(dá)30%的整體動(dòng)態(tài)功耗。從ISE12.2設(shè)計(jì)套件開始，智能時(shí)鐘門控優(yōu)化也將在簡單或雙端口模式下，降低專用RAM模塊的功耗。這些模塊提供了幾種啟動(dòng)模式，包括：陣列啟動(dòng)，寫入啟動(dòng)，以及輸出時(shí)鐘寄存器啟動(dòng)。大多數(shù)的功耗節(jié)約都來自陣列啟動(dòng)模式。ISE是唯一可以提供集成于布局布線算法中的細(xì)分化時(shí)鐘門控優(yōu)化FPGA工具套件，更多信息，請參考賽靈思白皮書(WP370)：用時(shí)鐘控制門技術(shù)降低開關(guān)功耗 。 針對(duì)嵌入式設(shè)計(jì)提供的仿真支持 ISE Simulator (ISim)現(xiàn)在已可通過賽靈思 XPS（Xilinx Platform Studio）和項(xiàng)目導(dǎo)航 (Project Navigator) 工具支持嵌入式設(shè)計(jì)流程，可以讓嵌入式開發(fā)人員享受到集成在ISE設(shè)計(jì)套件中的混合語言（VHDL和Verilog）仿真器的優(yōu)勢。 新版本的ISim具備許多強(qiáng)化生產(chǎn)力的新功能，包括自動(dòng)檢測，以及用于編輯及查看功能的設(shè)計(jì)存儲(chǔ)列表。新的存儲(chǔ)編譯器 （Memory Editor）可以幫助設(shè)計(jì)人員運(yùn)用圖形化方式查看各種假設(shè)（What-if）情景，而不用重新編譯設(shè)計(jì)就能強(qiáng)制設(shè)定一個(gè)信號(hào)內(nèi)的某個(gè)值或者模板。ISE12還可以讓設(shè)計(jì)人員能夠從波形檢視器中瀏覽HDL源碼。 立即啟動(dòng)設(shè)計(jì) ISE 12設(shè)計(jì)套件目前正分階段推出，其中面向 Virtex-6 FPGA 設(shè)計(jì)的智能時(shí)鐘門控技術(shù)已隨5月4日發(fā)布的12.1版本推出；面向 Virtex-6 FPGA 設(shè)計(jì)的部分可重配置技術(shù)隨12.2 版本推出；而 對(duì)AXI4 IP 的支持將隨 12.3 版本推出。ISE 12 套件可與 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等公司推出的最新仿真和綜合軟件協(xié)同工作。 此外，相對(duì)于前版而言，ISE 12 版軟件的邏輯綜合平均速度提升2倍，大型設(shè)計(jì)實(shí)施運(yùn)行速度加快1.3倍，同時(shí)強(qiáng)化了嵌入式設(shè)計(jì)的方法。 定價(jià)與供貨情況 ISE 12.2設(shè)計(jì)套件現(xiàn)已可以立即提供所有ISE 版本，邏輯版本的起始價(jià)格為 2,995 美元。第四代部分可重配置業(yè)技術(shù)作為選配的購買部分，并且附帶2天的現(xiàn)場培訓(xùn)。客戶可從賽靈思網(wǎng)站免費(fèi)下載全功能30天試用版。歡迎立即使用，如欲了解 ISE 12設(shè)計(jì)套件中有關(guān)降低功耗與成本的設(shè)計(jì)方法和生產(chǎn)力創(chuàng)新的更多詳情，以及賽靈思目標(biāo)設(shè)計(jì)平臺(tái)，敬請?jiān)L問： www.xilinx.com/cn/tools/designtools.htm. |
