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例說FPGA連載19：DDR電路設計 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1c0nf6Qc 
FPGA通常有專用的接口支持諸如DDR2、DDR3等高速的存儲器，因此在對其引腳進行連接時，需要使用FPGA定義好的專用存儲器接口總線，不能隨心所意的隨意連接。Altera公司的FPGA器件，在它們的官方網站上都可以下載到與器件對應的引腳定義文檔（通常有excel格式、txt格式或pdf格式），在這些文檔中，詳細的羅列了哪些引腳可以用于存儲器數據總線、地址總線、時鐘或控制信號的連接。因此，在著手設計前，一定要先參考并定義好FPGA于存儲器間的接口連接。 DDR2芯片的連接電路如圖2.27所示。
圖2.27 DDR2芯片接口電路 DDR2芯片接口以及PCB layout，通常需要遵循以下的原則。 ● 單端信號的電路板阻抗一般控制在50 ohm ± 10%；差分信號的電路板阻抗一般控制在100 ohm ± 10%。 ● DQ, DQS, CK/CK#選擇VSS作為參考平面；地址、命令、控制信號線選擇VDD作為參考平面。 ● 雙向I/O，如DQ，串行端接電阻放置在走線的中間，用于抑制振鈴、過沖和下沖。 ● 單向信號，如地址、控制和命令線，串行端接電阻放置在走線的中間或信號的發送端，推薦放在信號的發送端。 ● 推薦的線寬為：
● 推薦的線間距
● DQS一般布線在DQ信號組的中間。 ● DQS與時鐘信號線不相鄰。 ● 為了避免串擾，數據信號組和地址、控制、命令信號組之間的走線間距至少+-20mils，建議它們在不同的信號層走線。 ● 時鐘信號組盡量走在內層，CK和CK#的走線長度偏差在+-20mils以內，最好是+-10mils以內。 ● 數據信號組的走線長度和時鐘信號組的走線長度偏差在+-500mils以內。 ● 同一組信號線的走線長度偏差在+-50mils（+-25mils）以內。 ● 地址、命令、控制信號線的走線長度與時鐘信號組的走線長度偏差在+-400mils以內。 ● 同一地址、命令、控制信號組內的走線長度偏差在+-50mils。 ● 所有信號走線長度控制在2000mils（50mm）內。 ● VREF布局布線： n VREF和其他信號之間保持20mm間距。 n VDD到VREF的走線盡可能短。 n 去耦電容盡可能靠近VREF。 n VREF走線至少20~25mils。 n VREF和相鄰走線之間至少保持15~25mils間距。 ● 布線順序： n 數據信號DQ,DQS,DM n 地址信號，命令信號CAS#,RAS#,WE# n 控制信號CS#,CKE n 時鐘信號 n 反饋信號 ● 蛇形走線相鄰走線間距是線寬的5倍。
圖2.28 蛇形走線線寬與間距的關系 |
