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例說(shuō)FPGA連載11：心臟跳動(dòng)——時(shí)鐘電路 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1c0nf6Qc 
人體擁有非常奇妙的循環(huán)系統(tǒng)，而心臟是這個(gè)循環(huán)系統(tǒng)的發(fā)動(dòng)機(jī)，它向全身各部位供應(yīng)血液。如圖2.5所示，心臟有四個(gè)空腔，上面兩個(gè)叫心房（atrium），下面兩個(gè)叫心室（ventric1e）。右心房收納全身的靜脈血，通過(guò)右心室從肺動(dòng)脈泵出，此時(shí)肺動(dòng)脈中流的是靜脈血，通過(guò)肺中的氣體交換，變成含氧豐富的動(dòng)脈血，由肺靜脈送至左心房，再通過(guò)左心室的主動(dòng)脈泵向全身各個(gè)組織器官以滿足其正常生理活動(dòng)的需要。這便是人體無(wú)時(shí)不刻不在進(jìn)行著的心跳過(guò)程。
圖2.5 心臟示意圖 了解了心臟之于人體內(nèi)部循環(huán)系統(tǒng)的作用，反觀時(shí)鐘信號(hào)之于FPGA器件，其實(shí)也有著異曲同工之妙。伴隨著每一次的心跳過(guò)程，都有血液的運(yùn)轉(zhuǎn)和流動(dòng)；同樣的，伴隨著每一個(gè)時(shí)鐘脈沖的產(chǎn)生，也都有數(shù)字信號(hào)的輸入和輸出。對(duì)于在FPGA器件內(nèi)實(shí)現(xiàn)的任何時(shí)序邏輯應(yīng)用，失去了時(shí)鐘信號(hào)便意味著信號(hào)的傳輸將處于停滯狀態(tài)。時(shí)鐘信號(hào)的重要性可見(jiàn)一斑。 如圖2.6所示，理想的時(shí)鐘模型是一個(gè)占空比為50%且周期固定的方波。file:///C:\Users\pc\AppData\Local\Temp\ksohtml\wpsC306.tmp.png為一個(gè)時(shí)鐘周期，file:///C:\Users\pc\AppData\Local\Temp\ksohtml\wpsC316.tmp.png為高脈沖寬度，file:///C:\Users\pc\AppData\Local\Temp\ksohtml\wpsC317.tmp.png為低脈沖寬度，file:///C:\Users\pc\AppData\Local\Temp\ksohtml\wpsC328.tmp.png=file:///C:\Users\pc\AppData\Local\Temp\ksohtml\wpsC338.tmp.png+file:///C:\Users\pc\AppData\Local\Temp\ksohtml\wpsC349.tmp.png。一般情況下，F(xiàn)PGA器件內(nèi)部的邏輯會(huì)在每個(gè)時(shí)鐘周期的上升沿執(zhí)行一次數(shù)據(jù)的輸入和輸出處理，而在兩個(gè)時(shí)鐘上升沿的空閑時(shí)間里，則可以用于執(zhí)行各種各樣復(fù)雜的處理。而一個(gè)比較耗時(shí)的復(fù)雜運(yùn)算過(guò)程，往往無(wú)法一個(gè)時(shí)鐘周期完成，便可以切割成幾個(gè)耗時(shí)較小的運(yùn)算，然后在數(shù)個(gè)時(shí)鐘上升沿后輸出最終的運(yùn)算結(jié)果。時(shí)鐘信號(hào)的引入，不僅讓所有的數(shù)字運(yùn)算過(guò)程變成“可量化”的，而且也能夠?qū)⒏鞣N不相關(guān)的操作過(guò)程同步到一個(gè)節(jié)拍上協(xié)同工作。
圖2.6 理想時(shí)鐘波形 FPGA器件的時(shí)鐘信號(hào)源一般來(lái)自外部，我們通常使用晶體振蕩器（簡(jiǎn)稱晶振）產(chǎn)生時(shí)鐘信號(hào)。當(dāng)然了，一些規(guī)模較大的FPGA器件內(nèi)部都會(huì)有可以對(duì)時(shí)鐘信號(hào)進(jìn)行倍頻或分頻的專用時(shí)鐘管理模塊，如PLL或DLL。由于FPGA器件內(nèi)部使用的時(shí)鐘信號(hào)往往不只是供給單個(gè)寄存器使用，因?yàn)樵趯?shí)際應(yīng)用中，成百上千甚至更多的寄存器很可能共用一個(gè)時(shí)鐘源，那么從時(shí)鐘源到不同寄存器間的延時(shí)也可能存在較大偏差（我們通常稱為時(shí)鐘網(wǎng)絡(luò)延時(shí)），而我們知道，這個(gè)時(shí)間差過(guò)大是很要命的。因此，F(xiàn)PGA器件內(nèi)部設(shè)計(jì)了一些稱之為“全局時(shí)鐘網(wǎng)絡(luò)”的走線池。通過(guò)這種專用時(shí)鐘網(wǎng)絡(luò)走線，同一時(shí)鐘到達(dá)不同寄存器的時(shí)間差可以被控制到很小的范圍內(nèi)。而我們又如何能保證輸入的時(shí)鐘信號(hào)能夠走“全局時(shí)鐘網(wǎng)絡(luò)”呢？有多種方式，對(duì)于外部輸入的時(shí)鐘信號(hào)，只要將晶振產(chǎn)生的時(shí)鐘信號(hào)連接到“全局時(shí)鐘專用引腳”上；而對(duì)于FPGA內(nèi)部的高扇出控制信號(hào)，通常工具軟件會(huì)自動(dòng)識(shí)別此類信號(hào)，將其默認(rèn)連接到“全局時(shí)鐘網(wǎng)絡(luò)”上，而設(shè)計(jì)者若是不放心，也可通過(guò)編譯報(bào)告進(jìn)行查看，甚至可以手動(dòng)添加這類信號(hào)。關(guān)于時(shí)鐘電路的設(shè)計(jì)和選型，有如下幾個(gè)基本事項(xiàng)需要考慮： ● 系統(tǒng)運(yùn)行的時(shí)鐘頻率是多少？（可能有多個(gè)時(shí)鐘） ● 是否有內(nèi)部的時(shí)鐘管理單元可用（通常是有）？它的輸入頻率范圍（需要查看器件手冊(cè)進(jìn)行確認(rèn)）？ ● 盡可能選擇專用的時(shí)鐘輸入引腳。 ● 時(shí)鐘走線盡可能短，有條件最好做包地處理，確保外部輸入時(shí)鐘信號(hào)干凈、穩(wěn)定。 |
