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Xilinx FPGA入門連載78：LCD驅動說明

發布時間：2016-6-2 09:25    發布者：rousong1989
Xilinx FPGA入門連載78：LCD驅動說明
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1 功能簡介
        LCD的接口時序波形如圖所示。VSYNC是場同步信號，低電平有效，從時序圖可以看出，VSYNC是每一場（即也可以理解為每送一幅完整圖像）的同步信號；與此類似，HSYNC是行同步信號，也是在每一行數據傳輸的開始產生幾個時鐘周期的低脈沖。這兩個信號用于同步當前的數據信號，根據固定的脈沖約定，我們在某些時鐘上升沿前將圖像數據送到數據總線上供LCD內部鎖存。
如表所示，這是LCD時序圖中對應的時間參數。
信號
列項
標記
最小值
標準值
最大值
單位
Dclk
頻率
Tosc
156
ns
最大時間
Tch
78
ns
最小時間
Tcl
78
ns
Data
建立時間
Tsu
12
ns
保持時間
Thd
12
ns
Hsync
周期
TH
408
Tosc
脈沖寬度
THS
5
30
Tosc
后沿
THB
38
Tosc
顯示周期
TEP
320
Tosc
同步周期
THE
36
68
88
Tosc
前沿
THF
20
Tosc
Vsync
周期
TV
262
TH
脈沖寬度
TVS
1
3
5
TH
后沿
TVB
15
TH
顯示周期
TVD
240
TH
前沿
TVF
2
4
TH

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