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Xilinx FPGA入門連載59：FPGA 片內(nèi)ROM FIFO RAM聯(lián)合實例之功能概述 特權同學，版權所有 配套例程和更多資料下載鏈接： 
該工程實例內(nèi)部系統(tǒng)功能框圖如圖所示。我們通過IP核分別例化了ROM、FIFO和RAM，ROM有預存儲的數(shù)據(jù)可供讀取，將其放入FIFO中，隨后再讀出送到RAM供讀取。通過ISE集成的在線邏輯分析儀chipscope，我們可以觀察FPGA片內(nèi)ROM、FIFO和RAM的讀寫時序，也可以只比較ROM預存儲的數(shù)據(jù)和RAM最后讀出的數(shù)據(jù)，確認整個讀寫緩存過程中，數(shù)據(jù)的一致性是否實現(xiàn)。
本實例工程模塊層次如圖所示。
● Pll_controller.v模塊產(chǎn)生FPGA內(nèi)部所需時鐘信號。 ● onchip_mem_test.v模塊例化FPGA片內(nèi)ROM、FIFO和RAM，并產(chǎn)生這些片內(nèi)存儲器之間進行數(shù)據(jù)交互所必須的控制信號。 ● Chipscope_debug.cdc模塊引出ROM、FIFO和RAM的讀寫控制信號和地址、數(shù)據(jù)總線，通過chipscope在ISE中在線查看其讀寫時序。 |
