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Xilinx FPGA入門連載57：FPGA 片內異步FIFO實例之功能仿真 特權同學，版權所有 配套例程和更多資料下載鏈接： 
打開文件夾sp6ex20下的ISE工程。 如圖所示，切換到“Design à Simulation”界面。鼠標選中“vtf_sp6.v”文件。
此時，在“Processer:vtf_sp6”下，選擇“SimulateBehavioral Model”，然后點擊鼠標右鍵，彈出菜單中選擇“ProcessProperties…”。
如圖所示，確認設置好在安裝Modelsim過程中編譯好的ISELibrary路徑。設定完成后點擊“OK”回到ISE主界面。
如圖所示，雙擊“Simulate Behavioral Model”開始仿真。
接著，Modelsim中我們可以查看讀FIFO的波形。
FIFO操作的規則大體可以歸納如下： ● 寫使能信號fifo_wren拉高時，當前的寫入數據fifo_wrdb有效，即fifo_wrdb被存儲到FIFO中，如測試波形中依次寫入的數據ba、bb、bc、bd……。 ● 讀使能信號fifo_rden拉高時，第2個時鐘周期讀出數據出現在fifo_rddb有效，如測試波形中依次寫入的數據babb、bcbd……。 ● 讀寫數據分別和讀寫時鐘同步。 ● 寫入數據是8bit位寬，讀出數據是16bit位寬，則讀出的數據是高8bit代表第一個寫入的8bit數據，低8bit代表第二個寫入的8bit數據。 |
