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Xilinx FPGA入門連載57：FPGA 片內(nèi)異步FIFO實(shí)例之功能仿真 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： 
打開文件夾sp6ex20下的ISE工程。 如圖所示，切換到“Design à Simulation”界面。鼠標(biāo)選中“vtf_sp6.v”文件。
此時(shí)，在“Processer:vtf_sp6”下，選擇“SimulateBehavioral Model”，然后點(diǎn)擊鼠標(biāo)右鍵，彈出菜單中選擇“ProcessProperties…”。
如圖所示，確認(rèn)設(shè)置好在安裝Modelsim過程中編譯好的ISELibrary路徑。設(shè)定完成后點(diǎn)擊“OK”回到ISE主界面。
如圖所示，雙擊“Simulate Behavioral Model”開始仿真。
接著，Modelsim中我們可以查看讀FIFO的波形。
FIFO操作的規(guī)則大體可以歸納如下： ● 寫使能信號fifo_wren拉高時(shí)，當(dāng)前的寫入數(shù)據(jù)fifo_wrdb有效，即fifo_wrdb被存儲到FIFO中，如測試波形中依次寫入的數(shù)據(jù)ba、bb、bc、bd……。 ● 讀使能信號fifo_rden拉高時(shí)，第2個(gè)時(shí)鐘周期讀出數(shù)據(jù)出現(xiàn)在fifo_rddb有效，如測試波形中依次寫入的數(shù)據(jù)babb、bcbd……。 ● 讀寫數(shù)據(jù)分別和讀寫時(shí)鐘同步。 ● 寫入數(shù)據(jù)是8bit位寬，讀出數(shù)據(jù)是16bit位寬，則讀出的數(shù)據(jù)是高8bit代表第一個(gè)寫入的8bit數(shù)據(jù)，低8bit代表第二個(gè)寫入的8bit數(shù)據(jù)。 |
