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Xilinx FPGA入門連載55：FPGA 片內異步FIFO實例之功能概述 特權同學，版權所有 配套例程和更多資料下載鏈接： 
該工程實例內部系統功能框圖如圖所示。我們通過IP核例化一個異步FIFO，這個FIFO的讀寫時鐘頻率不同，并且讀寫位寬也不同。定時對這個異步FIFO寫入數據，然后再讀出所有數據。通過ISE集成的在線邏輯分析儀chipscope，我們可以觀察FPGA片內異步FIFO的讀寫時序。
本實例工程模塊層次如圖所示。
● Pll_controller.v模塊產生FPGA內部所需時鐘信號。 ● fifo_test.v模塊例化FPGA片內FIFO，并產生FPGA片內FIFO讀寫控制信號和寫入數據，定時讀出FIFO中的數據。 ● Chipscope_debug.cdc模塊引出FIFO的讀寫控制信號和地址、數據總線，通過chipscope在ISE中在線查看FIFO的讀寫時序。 |
