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Xilinx FPGA入門連載47：FPGA片內RAM實例之功能概述 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
該工程實例內部系統功能框圖如圖所示。我們通過IP核例化一個RAM，定時遍歷寫入其所有地址的數據，然后再遍歷讀出所有地址的數據。通過ISE集成的在線邏輯分析儀chipscope，我們可以觀察FPGA片內RAM的讀寫時序。
本實例工程模塊層次如圖所示。
● Pll_controller.v模塊產生FPGA內部所需時鐘信號。 ● Ram_test.v模塊例化FPGA片內RAM，并產生FPGA片內RAM讀寫地址和控制信號，定時遍歷讀寫RAM中的數據。 ● Chipscope_debug.cdc模塊引出RAM的讀寫控制信號和地址、數據總線，通過chipscope在ISE中在線查看RAM的讀寫時序。 |
