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Xilinx FPGA入門連載42：UART loopback測試 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
UART（Universal Asynchronous Receiver/Transmitter），即通用異步收發，它的數據傳輸不需要時鐘，只要兩條信號線分別進行數據收發。既然沒有時鐘，那么他們是如何保證數據收發的準確性的？很簡單，收發雙方首先需要做到知己知彼，約定好數據傳輸的速率（簡單的講就是約定好一個數據位傳輸的時間）和幀格式（即一幀的長短，一幀由哪些位組成，他們的功能都是什么）。 我們看看UART的一個幀定義。簡單的串口幀格式如圖所示，它由1個起始位（必須為0）、8個數據位（用戶數據）、1個奇偶校驗位（用于簡單的糾錯以保證傳輸可靠性）和1或2個停止位（必須為1）組成。除了奇偶校驗位，其他三個部分都是必須的。當信號線空閑時，必須為高電平。要發起數據傳輸時，1個低電平的脈沖表示起始位，然后連續傳輸8個數據位和若干個高電平的停止位，這樣便完成一次傳輸。
該實驗要實現的功能是FPGA實時監測uart_rx信號是否有數據，若接收到數據，則把接收到的數據通過uart_tx發回給對方。PC機使用一個串口調試助手進行通信。 在代碼設計中，speed_setting.v模塊里可以修改收發數據的波特率，如9600bps，19200bps，38400bps，57600bps或115200bps等。發送的數據幀格式為：1bit起始位，8bit數據，無校驗位，1bit停止位。 該實例的內部功能如圖所示。
該工程實例的設計模塊層次如圖所示。
my_uart_rx.v模塊主要是完成數據的接收，speed_setting.v（speed_rx）模塊主要響應my_uart_rx.v模塊發出的使能信號進行波特率控制，并且回送一個數據采樣使能信號。my_uart_tx.v模塊在my_uart_rx.v模塊接收好一個完整的數據幀后啟動運行，將接收到的數據作為發送數據返回給PC端，它的波特率控制是由speed_setting.v（speed_tx）模塊產生。 連接好下載線，給SP6開發板供電（供電的同時也連接好了UART）。 打開ISE，進入iMPACT下載界面，將本實例工程下的sp6.bit文件燒錄到FPGA中在線運行。 雙擊如圖所示的“串口調試器”，。
如圖6.109所示，打開串口調試器后，選擇串口為COM10（我們前面在硬件管理器中新識別到的COM口，實驗者應以自己電腦識別到的COM口為準），設置波特率為9600，數據位為8，校驗位為None，停止位為1。點擊“打開串口”。
如圖所示，當我們點擊完“打開串口”，其顯示字符就變成了“關閉串口”；輸入需要發送的數據“55aa”，然后勾選上“自動發送”，我們就可以看到接收字符下面的空白區域每隔一會就打印一組我們發送的字符串。這說明我們的實驗成功了。大家可以更改代碼中的波特率再進行測試，也可以將返回的數據做一些更改，如將接收的數據取反后返回，最后在串口調試助手上再做些調試，看看是否達到預定的功能。
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