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Xilinx FPGA入門連載37：SRAM讀寫測試之時序解讀 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
存儲器鋪天蓋地，并且是各個大小計算機系統(tǒng)（包括嵌入式系統(tǒng)）比不可少的部分。可以毫不夸張的講，有數(shù)據(jù)傳輸處理的地方必定有存儲器，不管是CPU內(nèi)嵌的或外掛的，在做代碼存儲或程序運行的時候也必定少不了它。而本節(jié)的實驗對象SRAM（Static RAM）是一種異步傳輸?shù)囊资Т鎯ζ鳎x寫傳輸較快，控制時序也不復雜，因此目前有著非常廣泛的應用。 你找來任何一顆SRAM芯片的datasheet，會發(fā)現(xiàn)它們的時序操作大同小異，在這里總結(jié)一些它們共性的東西，也提一些用Verilog簡單的快速操作SRAM的技巧。SRAM內(nèi)部的結(jié)構如圖所示，要訪問實際的Momory區(qū)域，F(xiàn)PGA必須送地址（A0-A14）和控制信號（CE#\OE#\WE#），SRAM內(nèi)部有與此對應的地址譯碼（decoder）和控制處理電路（control circuit）。這樣，數(shù)據(jù)總線（I/O0-I/O7）上的數(shù)據(jù)就可以相應的讀或?qū)懥恕?/div>
這里就以本實驗使用的IS62LV256-45U為例進行說明。其管腳定義如表所示。
本設計的硬件原理圖如圖所示。
圖6.59 SRAM接口 對于SRAM的讀操作時序，其波形如圖所示。
對于SRAM的寫操作時序，其波形如圖所示。
具體操作是這樣的，要寫數(shù)據(jù)時，（這里是相對于用FPGA操作SRAM而言的，軟件讀寫可能有時間順序的問題需要注意），比較高效率的操作是送數(shù)據(jù)和地址，把CE#和WE#拉低。然后延時file:///C:/Users/pc/AppData/Local/Temp/msohtmlclip1/01/clip_image012.gif時間再把CE#和WE#拉高，這時就把數(shù)據(jù)寫入了相應地址了，就這么簡單。讀數(shù)據(jù)就更簡單了，只要把需要讀出的地址放到SRAM的地址總線上，把CE#和OE#拉低，然后延時file:///C:/Users/pc/AppData/Local/Temp/msohtmlclip1/01/clip_image014.gif時間后就可以讀出數(shù)據(jù)了。時序圖中列出的相關時間參數(shù)如表所示。
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