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本白皮書介紹為什么電信帶寬和基礎(chǔ)設(shè)施促進(jìn)了FPGA功能的增強(qiáng)，以及ASIC和ASSP面臨的商業(yè)挑戰(zhàn)，可編程邏輯器件(PLD)定制方法是怎樣支持FPGA功能的跨越式發(fā)展。本文還簡(jiǎn)要介紹了下一代FPGA和SoC系列品。 引言 最新發(fā)布的FPGA是硬件規(guī)劃人員、軟件開發(fā)人員和系統(tǒng)設(shè)計(jì)人員實(shí)現(xiàn)其下一代產(chǎn)品目標(biāo)的關(guān)鍵支撐因素。大量的電信基礎(chǔ)設(shè)施成指數(shù)增長(zhǎng)的帶寬需求以及各行業(yè)使用這些帶寬的需求使得現(xiàn)有硬件和軟件解決方案很難滿足性能要求，也難以達(dá)到成本和功耗目標(biāo)。ASIC、ASSP和獨(dú)立處理器遇到了發(fā)展瓶頸，PLD公司很難解決固有的成本問題。而同時(shí)，大量最終應(yīng)用對(duì)帶寬的要求越來越高，要求PLD公司通過不同的工具和選擇來滿足各種需求。通過這些選擇并且能夠高效應(yīng)用它們的PLD公司將為硬件和軟件開發(fā)人員帶來突破性優(yōu)勢(shì)，幫助他們開發(fā)下一代產(chǎn)品。 日益增長(zhǎng)的帶寬和靈活性需求促使功能實(shí)現(xiàn)突破 智能電話和其他便攜式設(shè)備越來越多的功能是促使系統(tǒng)性能大幅度提高的原因所在，下一代FPGA將體現(xiàn)這些系統(tǒng)性能。移動(dòng)帶寬的爆炸式增長(zhǎng)對(duì)無線、固網(wǎng)和數(shù)據(jù)中心體系結(jié)構(gòu)功能產(chǎn)生了巨大的需求。智能電話數(shù)量增長(zhǎng)速率呈個(gè)位百分比，而智能電話的功能越來越多，這些設(shè)備的用戶不斷要求提高帶寬。這主要是高質(zhì)量視頻帶寬需求造成的。2012年，智能電話數(shù)據(jù)平均使用量增長(zhǎng)了81%。思科預(yù)計(jì)到2017年，移動(dòng)流量每年會(huì)增長(zhǎng)66%，三分之二的移動(dòng)流量是視頻內(nèi)容。此時(shí)，移動(dòng)網(wǎng)絡(luò)速度將會(huì)提高七倍，4G網(wǎng)絡(luò)承載了45%的流量(1) (參見圖1)。 圖1.思科預(yù)測(cè)到2017年，移動(dòng)流量達(dá)到每月11.2 Exabytes 下面簡(jiǎn)要介紹了三種基礎(chǔ)設(shè)施應(yīng)用，在這些例子中，解釋了為什么硬件和軟件開發(fā)人員通過FPGA來實(shí)現(xiàn)其下一代產(chǎn)品帶寬、性能、功耗和成本目標(biāo)。 ■ 無線遠(yuǎn)程射頻單元 ■ 400G固網(wǎng)通道卡 ■ 數(shù)據(jù)中心 無線遠(yuǎn)程射頻單元 在大投入的無線基礎(chǔ)設(shè)施市場(chǎng)上，電信運(yùn)營(yíng)商要求帶寬更高更快，而成本更低。速度越快，運(yùn)營(yíng)商的成本就越低，就可以部署更多的系統(tǒng)，覆蓋更多的區(qū)域，為用戶提供更快的服務(wù)——這是很大的優(yōu)勢(shì)。這些公司的產(chǎn)品策略是盡可能一直保持?jǐn)?shù)據(jù)通路寬度不變，提高時(shí)鐘頻率。即將出現(xiàn)的遠(yuǎn)程射頻單元將采用FPGA為復(fù)雜功能提供500 MHz內(nèi)核性能，例如，實(shí)現(xiàn)數(shù)字預(yù)失真算法等。這保護(hù)了他們?cè)谏漕l體系結(jié)構(gòu)上的投入，支持他們覆蓋更寬的射頻(RF)帶寬。對(duì)此，他們尋求更好的投資回報(bào)，只需要很少的工作就能夠完成重新規(guī)劃解決方案。 而且，他們能夠很快獲得這些新產(chǎn)品，從而增強(qiáng)了產(chǎn)品及時(shí)面市優(yōu)勢(shì)。他們還需要降低運(yùn)營(yíng)成本，降低每比特的成本，這是因?yàn)槊恳灰苿?dòng)用戶的收入增長(zhǎng)率要遠(yuǎn)遠(yuǎn)低于每一用戶的數(shù)據(jù)流量增長(zhǎng)率。這樣，通過加寬數(shù)據(jù)通路，在更小而功效很高的FPGA上開發(fā)高功效設(shè)計(jì)，他們可以實(shí)現(xiàn)這一目標(biāo)。 400G通道卡 提高FPGA性能的另一推動(dòng)因素是更新網(wǎng)絡(luò)通信基礎(chǔ)設(shè)施的需求。下一代400G和現(xiàn)在的100G通道卡將極大的增強(qiáng)系統(tǒng)功能。下一代系統(tǒng)帶寬增長(zhǎng)四倍，遠(yuǎn)遠(yuǎn)大于以前的系統(tǒng)。 這類市場(chǎng)處于起步階段，因此，公司不會(huì)冒險(xiǎn)開發(fā)ASIC或者ASSP來實(shí)現(xiàn)這一目標(biāo)。集成多個(gè)每秒56 gigabits (Gbps)和28 Gbps收發(fā)器解決方案可以滿足這一帶寬需求，但這只是解決方案的一部分。還需要更多、更快的邏輯來滿足更高的帶寬需求。但是，由于設(shè)備使用空間并沒有改變，因此，功耗指標(biāo)受限。網(wǎng)絡(luò)基礎(chǔ)設(shè)施不會(huì)接受功耗隨帶寬線性增長(zhǎng)的解決方案。對(duì)于400G帶寬每秒6億數(shù)據(jù)包的包處理和流量管理應(yīng)用，調(diào)整數(shù)據(jù)通路寬度和頻率能夠緩解數(shù)據(jù)通路處理功能，但是無法調(diào)整調(diào)度等控制通路處理功能。因此，在各方面都需要提高器件性能，包括：處理、存儲(chǔ)器接口、IO接口，等等。FPGA一直是最吸引人的解決方案，但是公司要加大在每瓦高性能體系結(jié)構(gòu)、收發(fā)器和工藝技術(shù)上的投入，大幅度增強(qiáng)功能，解決這一難題。 數(shù)據(jù)中心 通過這些新的無線設(shè)施上傳或者下載的所有數(shù)據(jù)和視頻會(huì)通過新的400G數(shù)據(jù)包處理基礎(chǔ)設(shè)施，也需要進(jìn)行存儲(chǔ)和處理。計(jì)算功耗和計(jì)算成本是數(shù)據(jù)中心的關(guān)鍵指標(biāo)。數(shù)據(jù)中心越來越多的使用了FPGA進(jìn)行數(shù)據(jù)訪問、計(jì)算和網(wǎng)絡(luò)加速。數(shù)據(jù)中心服務(wù)器的瓶頸在于對(duì)數(shù)據(jù)的訪問。最新的處理器內(nèi)核越來越多，但是，外部存儲(chǔ)器和數(shù)據(jù)帶寬卻跟不上計(jì)算能力的增長(zhǎng)。很多服務(wù)器只達(dá)到平均利用率，距離峰值處理能力還很遠(yuǎn)。這些服務(wù)器非常適合采用FPGA進(jìn)行加速。通過FPGA實(shí)現(xiàn)硬件加速是替代這些處理器的好方法，它解決了處理器軟件無法克服的性能瓶頸。 其他應(yīng)用也通過FPGA來滿足其越來越高的帶寬需求，例如，視頻內(nèi)容提供商轉(zhuǎn)向4K視頻，還有云計(jì)算和國(guó)防情報(bào)應(yīng)用等。這些應(yīng)用面臨同樣的問題。如果需要了解詳細(xì)信息，請(qǐng)參考微軟研究：加速大規(guī)模數(shù)據(jù)中心服務(wù)的可配置架構(gòu)。 ASIC和ASSP應(yīng)用面臨越來越大的商業(yè)挑戰(zhàn) ASIC設(shè)計(jì)需要很長(zhǎng)的時(shí)間投放市場(chǎng)、很高的前端資金投入以及大批量產(chǎn)出才能實(shí)現(xiàn)回報(bào)等，這些因素使得ASIC的投入風(fēng)險(xiǎn)非常大，只有很少的公司會(huì)承擔(dān)這種風(fēng)險(xiǎn)。對(duì)于28 nm ASIC，ASIC工具模板和封裝的流片(NRE)成本、知識(shí)產(chǎn)權(quán)(IP)許可以及物理設(shè)計(jì)服務(wù)等成本很容易超過1千萬美元，在很多情況下，20 nm或者14 nm FPGA能夠解決這些問題。相對(duì)于ASIC，雖然目前的FPGA需要嚴(yán)格的仿真驗(yàn)證，但是，與標(biāo)準(zhǔn)單元ASIC設(shè)計(jì)相比，實(shí)驗(yàn)室測(cè)試以及能夠?qū)PGA重新編程等方法有效的降低了人工投入。FPGA組件價(jià)格雖然可能高于同樣復(fù)雜的ASIC，但是應(yīng)該考慮總體擁有成本。標(biāo)準(zhǔn)單元ASIC的收支平衡點(diǎn)在不斷提高，前沿CMOS技術(shù)使得FPGA更復(fù)雜，性能更好，功耗更低，而這是ASIC難以實(shí)現(xiàn)的。 與FPGA和ASSP相比，低成本工藝節(jié)點(diǎn)會(huì)降低ASIC的優(yōu)勢(shì)，這是因?yàn)檫@些解決方案會(huì)把客戶集中到更先進(jìn)的工藝節(jié)點(diǎn)上，更具價(jià)格和性能競(jìng)爭(zhēng)優(yōu)勢(shì)。目前的FPGA使用28 nm工藝，很快將采用20 nm以及更小的工藝技術(shù)。但是，大部分新ASIC設(shè)計(jì)要落后兩到三個(gè)節(jié)點(diǎn)，甚至更多。差距越大，F(xiàn)PGA在價(jià)格、性能和集成度上就越具有吸引力。請(qǐng)參見圖2。 圖2.新設(shè)計(jì)的可編程邏輯和ASIC主要工藝節(jié)點(diǎn)對(duì)比 Gartner預(yù)測(cè)，到2016年，ASIC設(shè)計(jì)總數(shù)量每年會(huì)下降3.8%。而且，每過一年，每一設(shè)計(jì)都要求更高的產(chǎn)量才能獲得收益(3)。只有大公司能夠在市場(chǎng)上獲得ASIC成本回報(bào)，對(duì)于大部分公司，ASSP和FPGA成為唯一的可行選擇。 但是，ASSP價(jià)值地位也在下降，原因如下： ■ 提高處理器性能的挑戰(zhàn) ■ 突出產(chǎn)品優(yōu)勢(shì)的需求 ■ 響應(yīng)市場(chǎng)的需求(產(chǎn)品及時(shí)面市) ■ 在可重新配置上不夠靈活 硬件規(guī)劃人員以前能夠借助越來越高的處理器頻率和越來越多的處理器內(nèi)核來提高他們下一產(chǎn)品的系統(tǒng)性能。但是現(xiàn)在，由于處理器頻率并沒有隨時(shí)間大幅度增長(zhǎng)，而是通過增加處理器內(nèi)核數(shù)量以實(shí)現(xiàn)并行工作，無法解決性能瓶頸問題，因此，硬件規(guī)劃人員不能再采用這一方法來提高性能。很多硬件規(guī)劃人員的解決方案是開發(fā)專用硬件，以解決這些軟件瓶頸。 開發(fā)處理器使用的專用增強(qiáng)IP有助于解決這些難題。但是，競(jìng)爭(zhēng)公司也可以使用讓ASSP優(yōu)于前一代產(chǎn)品的硬件加速功能。此外，無法通過使用ASSP來解決某些特殊軟件的瓶頸。 ASSP的關(guān)鍵優(yōu)勢(shì)在于產(chǎn)品快速面市，但并不總是如此。需要ASSP特殊功能的小公司無法獲得他們最需要的型號(hào)或何時(shí)將產(chǎn)品投放市場(chǎng)。大公司也得依靠供應(yīng)商為他們提供所需要的產(chǎn)品。但是，他們能得到這些型號(hào)產(chǎn)品，其他公司也能得到。FPGA是克服這些ASIC和ASSP固有問題的好方法，在今后的產(chǎn)品中甚至能進(jìn)一步增強(qiáng)功能。 定制方法提供了突破性功能 為滿足通信、國(guó)防、廣播和存儲(chǔ)對(duì)帶寬和性能越來越高的需求，為工廠自動(dòng)化、汽車和消費(fèi)類便攜式產(chǎn)品提供低成本和低功耗最優(yōu)解決方案——需要更廣泛專業(yè)的知識(shí)和工具。這包括，但是不限于： ■ 前沿的制造工藝技術(shù) ■ 在不同體系結(jié)構(gòu)和IP上的投入 ■ 處理器和可編程架構(gòu)的高性能集成 前沿工藝 半導(dǎo)體供應(yīng)商投資于前沿工藝,他們的關(guān)鍵優(yōu)勢(shì)是擁有高級(jí)工藝技術(shù)。例如，新的3-D晶體管技術(shù)，它也被稱為三柵極或者FinFET晶體管技術(shù)，是工藝技術(shù)的新突破(參見圖3)。其晶體管泄漏降低了兩倍，能提高性能，或增強(qiáng)功率。 圖3.三柵極工藝技術(shù) 截至2014年第三季度Intel發(fā)售了5億多片基于FinFET技術(shù)的芯片，表明了其工藝已經(jīng)成熟，在基于FinFET的技術(shù)上有很好的經(jīng)驗(yàn)。如果可編程解決方案公司能夠迅速高效的采用這些產(chǎn)品，就能夠大幅度提高性能。而且，客戶需要提高產(chǎn)品性能不僅可以利用這一3-D晶體管技術(shù)，而且會(huì)受益于今后越來越簡(jiǎn)單的工藝。最近發(fā)布的Intel 14 nm三柵極工藝提供了這一工藝技術(shù)。 事實(shí)是，沒有一種工藝技術(shù)能夠滿足目前終端設(shè)備的各種需求——即使是工藝尺寸最小或者最“先進(jìn)”的工藝。FPGA和其他可編程SoC產(chǎn)品供應(yīng)商如果只依靠某一種能夠滿足所有需求的方法，那將對(duì)客戶非常不利。 產(chǎn)品及時(shí)面市、成本、與其他組件的系統(tǒng)集成和產(chǎn)量等因素會(huì)促使采用其他工藝技術(shù)。例如，新的工藝節(jié)點(diǎn)很可能無法很好的支持高電壓I/O。其他類型的工藝節(jié)點(diǎn)在每I/O單位成本上會(huì)有較強(qiáng)的優(yōu)勢(shì)。因此，14 nm三柵極工藝是極低功耗實(shí)現(xiàn)最佳內(nèi)核性能的基礎(chǔ)，但并不一定是所有系統(tǒng)應(yīng)用的最優(yōu)方案。其他工藝技術(shù)能夠完善Intel的14 nm三柵極工藝，例如，TSMC的20SoC和55 EmbFlash，以實(shí)現(xiàn)多種系統(tǒng)設(shè)計(jì)目標(biāo)。 例如，TSMC的20SoC工藝支持客戶在產(chǎn)品中采用下一代FPGA，在能夠使用14 nm器件之前，就可以投入到大批量寬帶基礎(chǔ)設(shè)施市場(chǎng)中。客戶的內(nèi)核性能得到了提高，與目前大批量應(yīng)用的功能相似的FPGA相比，系統(tǒng)可以運(yùn)行在500 MHz以上，其ARM?處理器高達(dá)1.5 GHz，而功耗降低了50%。這一20 nm工藝是客戶滿足關(guān)鍵目標(biāo)的基礎(chǔ)，例如，電信、數(shù)據(jù)中心和其他應(yīng)用所要求的單位比特成本和每瓦性能。嵌入式閃存工藝等其他工藝支持系統(tǒng)設(shè)計(jì)人員獲得單位I/O引腳最低成本，支持低功耗解決方案，還可以采用模擬電路和非易失閃存，而這是其他工藝在經(jīng)濟(jì)上無法實(shí)現(xiàn)的。 體系結(jié)構(gòu)和IP 為滿足比當(dāng)今應(yīng)用高出四倍的帶寬性能需求，應(yīng)采用更先進(jìn)的工藝技術(shù)。這需要新的邏輯體系結(jié)構(gòu)、新IP，以及新的串行連接等。 下一代體系結(jié)構(gòu)與前沿工藝技術(shù)相結(jié)合，能夠顯著提高內(nèi)核性能。例如，Altera最近發(fā)布了新的高性能體系結(jié)構(gòu)。與Intel的14 nm三柵極工藝結(jié)合后，其內(nèi)核速率達(dá)到了令人吃驚的1 GHz。 這一體系結(jié)構(gòu)極大的提高了數(shù)字信號(hào)處理(DSP)能力。這些DSP模塊已經(jīng)應(yīng)用于FPGA中，而浮點(diǎn)運(yùn)算的效率會(huì)更高。FPGA支持其性能達(dá)到每秒10兆次浮點(diǎn)運(yùn)算(teraFLOPS)。將提供每瓦每秒100 giga浮點(diǎn)運(yùn)算(GFLOPS)，是性能最好、功效最高的解決方案之一，這對(duì)于現(xiàn)有DSP或者圖形處理單元(GPU)是無法想象的。這將在金融、能源、云數(shù)據(jù)分析等高性能、大數(shù)據(jù)量計(jì)算應(yīng)用中實(shí)現(xiàn)突破性功能。 通過提高數(shù)據(jù)速率、通道數(shù)量，包括更多的硬核特性，也將大幅度提高串行帶寬。FPGA公司宣布其下一代收發(fā)器技術(shù)數(shù)據(jù)速率將達(dá)到56 Gbps。Altera等公司目前提供的單管芯FPGA的收發(fā)器數(shù)據(jù)速率是28 Gbps。單單下一代FPGA的28 Gbps通道數(shù)量就將增加四倍，實(shí)現(xiàn)下一代100G光接口的多個(gè)例化，例如CFP2、CFP4和QSFP28等。采用自適應(yīng)判決反饋均衡器(DFE)等增強(qiáng)信號(hào)調(diào)理技術(shù)，即使是在電噪聲環(huán)境中，收發(fā)器也滿足了高損耗背板應(yīng)用需求。而且，使用增強(qiáng)前向糾錯(cuò)(FEC)等技術(shù)，能夠克服30 dB通道損耗，延長(zhǎng)背板傳輸距離，支持使用低成本材料，而不會(huì)犧牲系統(tǒng)誤碼率(BER)。功能的增強(qiáng)提高了收發(fā)器的可用性。例如，硬核物理編碼子層(PCS)模塊可以處理8b/10b和64/66b等多種編碼方法，還為Interlaken和10 Gbps以太網(wǎng)(GbE)數(shù)據(jù)流提供關(guān)鍵的處理功能。而且，為PCI Express? (PCIe?) Gen1、Gen2和Gen3提供全面的協(xié)議棧。今后的FPGA將大規(guī)模采用串行存儲(chǔ)器。串行存儲(chǔ)器接口采用了10-15 Gbps高速串行收發(fā)器，克服并行存儲(chǔ)器接口的帶寬、延時(shí)和功耗局限。請(qǐng)參見圖4。 圖4.28 Gbps工作，采用了Altera的20 nm工藝技術(shù) 雖然某些應(yīng)用需要最新的體系結(jié)構(gòu)、IP和串行技術(shù)，例如，400G解決方案，但是，這對(duì)于其他應(yīng)用不一定是最優(yōu)方案，反而有可能影響其功耗和成本目標(biāo)。有必要針對(duì)不同的FPGA和不同的應(yīng)用而有選擇的使用這些技術(shù)。 處理器集成 FPGA總是能夠提高電路板上組件的集成度，而影響最大的是最近集成了基于ARM的硬核處理器系統(tǒng)(HPS)。HPS集成了獨(dú)立但是高度集成的處理器以及硬核外設(shè)和可編程邏輯，開發(fā)了芯片系統(tǒng)(SoC)解決方案。這種集成是從28 nm可編程邏輯技術(shù)和ARM Cortex?-A9處理器開始的，F(xiàn)PGA中的這種體系結(jié)構(gòu)得到了廣泛應(yīng)用，這些SoC的發(fā)展將為ARM處理器供應(yīng)商的長(zhǎng)期產(chǎn)品發(fā)展路線產(chǎn)生積極影響。系統(tǒng)規(guī)劃人員現(xiàn)在有更多的選擇來提高集成度，增強(qiáng)系統(tǒng)性能、降低系統(tǒng)成本和功耗，減輕供應(yīng)鏈風(fēng)險(xiǎn)。沒有采用這些可編程SoC的系統(tǒng)規(guī)劃人員會(huì)吃驚的發(fā)現(xiàn)： ■ 不同類型的器件系列有大量的SoC產(chǎn)品 ■ 可編程邏輯和處理器之間的緊密集成提高了性能，降低了延時(shí)。 ■ 工程師通過28 nm SoC、開發(fā)套件和工具來使用這一新技術(shù) ■ 部分FPGA供應(yīng)商提供ARM輔助系統(tǒng)支持 圖5顯示采用了ARM Cortex-A9處理器的第二代HPS模塊。 圖5.采用了ARM Cortex-A9處理器的第二代HPS模塊 下一代FPGA和SoC即將出現(xiàn) 28 nm工藝節(jié)點(diǎn)之后發(fā)布下一代PLD的第一家公司是Altera，推出了10代系列產(chǎn)品。Altera使用了定制方法，所有PLD提供商在其各種低成本、中端和高端產(chǎn)品系列中廣泛使用了不同的工藝技術(shù)、不同的體系結(jié)構(gòu)和IP以及不同的集成方法。第10代系列產(chǎn)品包括Stratix? 10以及Arria? 10 FPGA和SoC，滿足了需要一些中等速率收發(fā)器的應(yīng)用需求，以及需要多個(gè)28和56 Gbps收發(fā)器的應(yīng)用需求。通過在這兩種器件系列中采用定制方法，F(xiàn)PGA大幅度增強(qiáng)的功能是硬件規(guī)劃人員和系統(tǒng)設(shè)計(jì)人員還未預(yù)見到的。 硬件工程師使用目前一代Altera? FPGA，采用相同的高效能工具、IP和設(shè)計(jì)移植功能，充分發(fā)揮了這些FPGA的優(yōu)勢(shì)。軟件開發(fā)人員已經(jīng)能夠使用Altera的SoC開發(fā)套件和其他工具，針對(duì)ARM HPS進(jìn)行設(shè)計(jì)。而且，設(shè)計(jì)工具流程的效能還會(huì)進(jìn)一步增強(qiáng)。采用其他的設(shè)計(jì)工具和方法，例如開放計(jì)算語言(OpenCL?)等，支持采用C語言開發(fā)HDL，從而進(jìn)一步縮短了設(shè)計(jì)開發(fā)時(shí)間。此外，Altera還認(rèn)識(shí)到每年需要將編譯時(shí)間縮短兩倍才能跟上這些功能的快速發(fā)展。 結(jié)論 很多市場(chǎng)領(lǐng)域的系統(tǒng)規(guī)劃人員尋找ASIC和ASSP的替代方法，以及能夠滿足其帶寬、性能、集成度和功耗需求的解決方案。選擇好FPGA公司，其交付的產(chǎn)品在FPGA上具有前所未有的突破性優(yōu)勢(shì)。為能夠滿足客戶在很多最終應(yīng)用上的需求，還需要各種工具和選擇，例如，400G數(shù)據(jù)包處理、無線遠(yuǎn)程射頻單元、數(shù)據(jù)中心和高性能計(jì)算等應(yīng)用需求。使用了定制方法的產(chǎn)品策略針對(duì)不同的應(yīng)用而采用不同的工藝技術(shù)、體系結(jié)構(gòu)和集成選擇，為硬件規(guī)劃人員提供了最好的選擇和解決方案。Altera的10代系列產(chǎn)品定制了FPGA和SoC，在多種不同的應(yīng)用中突破了功能，突出了產(chǎn)品優(yōu)勢(shì)。 參考文獻(xiàn) 1. 思科視覺網(wǎng)絡(luò)指數(shù)(VNI)：全球移動(dòng)數(shù)據(jù)流量預(yù)測(cè)更新，2012 – 2017：www.cisco.com/en/US/solutions/collateral/ns341/ns525/ns537/ns705/ns827/ white_paper_c11-520862.html 2. 白皮書：采用28-nm FPGA設(shè)計(jì)多相DPD解決方案：www.altera.com/literature/wp/wp-01171-polyphase-dpd.pdf 3. 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