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基于FPGA的在線系統(tǒng)調(diào)試概述 本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》（特權(quán)同學(xué)版權(quán)所有） 配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt FPGA的板級(jí)調(diào)試方法有很多，借助于常規(guī)的示波器和邏輯分析儀的調(diào)試方法是最典型的手段。如圖10.1所示，基于傳統(tǒng)的臺(tái)式示波器或邏輯分析儀進(jìn)行板級(jí)調(diào)試有著諸多的不便，相對(duì)于設(shè)計(jì)電路深藏在芯片內(nèi)部的FPGA設(shè)計(jì)來說有著很大的局限性，簡(jiǎn)單的列舉如下。（特權(quán)同學(xué)，版權(quán)所有） l 臺(tái)式機(jī)器價(jià)格昂貴，設(shè)備成本高。（特權(quán)同學(xué)，版權(quán)所有） l 只能訪問到FPGA的I/O引腳信號(hào)，對(duì)內(nèi)部信號(hào)只能通過引出到I/O引腳的方式進(jìn)行觀察，并且此方式只有個(gè)別信號(hào)可行，大量?jī)?nèi)部信號(hào)就無能為力了。（特權(quán)同學(xué)，版權(quán)所有） l PCB的layout設(shè)計(jì)必須預(yù)留足夠的空間用于外部探針對(duì)被測(cè)試信號(hào)的連接，浪費(fèi)板級(jí)空間且降低了電路可靠性，同時(shí)也會(huì)潛在的增加成本。（特權(quán)同學(xué)，版權(quán)所有） l 測(cè)試信號(hào)較多，調(diào)試過程極其繁瑣并容易犯錯(cuò)。（特權(quán)同學(xué)，版權(quán)所有） l 靈活性差，只能觀察設(shè)計(jì)之初就預(yù)留了探針接口的一些信號(hào)。（特權(quán)同學(xué)，版權(quán)所有） 
圖10.1 基于傳統(tǒng)邏輯分析儀的板級(jí)調(diào)試 當(dāng)然了，這些局限性在大多數(shù)產(chǎn)品的板級(jí)調(diào)試中都存在，尤其是在芯片集成度越來越高的當(dāng)下。而FPGA器件由于其靈活的可編程特性，也使得它具有了更大獨(dú)特的調(diào)試手段。在FPGA器件支持并且剩余邏輯資源足夠的情況下，設(shè)計(jì)者往往習(xí)慣于使用開發(fā)軟件提供的在線邏輯分析儀進(jìn)行調(diào)試，如ISE的Chipscole和QuartusII的SignalTappII，它們的功能都很強(qiáng)大，并且非常的簡(jiǎn)單實(shí)用。它們相較于傳統(tǒng)的外置儀器，不僅大大降低了調(diào)試門檻和成本，而且由于其內(nèi)嵌于被調(diào)試FPGA器件內(nèi)部的特性，使得其可調(diào)試性和靈活性上也更勝一籌，如它可以訪問到FPGA內(nèi)部的一些中間過程信號(hào)。除此以外，還有一些其它的手段在不同的應(yīng)用背景下都有助于加速板級(jí)調(diào)試。（特權(quán)同學(xué)，版權(quán)所有） 下面列舉Quartus II工具所支持的五種非常實(shí)用的在線調(diào)試方法。（特權(quán)同學(xué)，版權(quán)所有） l SignalProbe，即信號(hào)探針，這種在線調(diào)試方式不影響原有的設(shè)計(jì)功能和布局布線，只是通過增加額外布線將需要觀察調(diào)試的信號(hào)連接到預(yù)先保留或者暫時(shí)不使用的I/O接口上。該方式相應(yīng)得到的信號(hào)電平會(huì)隨布線有一定的延時(shí)，不適合于高速、大容量信號(hào)的觀察調(diào)試，也不適合做板級(jí)的時(shí)序分析。它的優(yōu)勢(shì)在于不影響原有設(shè)計(jì)，額外資源消耗幾乎為零，調(diào)試中也不需要保持連接JTAG等其他線纜，能夠最小化編譯或重編譯的時(shí)間。（特權(quán)同學(xué)，版權(quán)所有） l SignalTap II Embedded Logic Analyzer，即SignalTap II在線邏輯分析儀，它在很大程度上可以替代昂貴的傳統(tǒng)臺(tái)式邏輯分析儀，為開發(fā)節(jié)約成本；同時(shí)也為調(diào)試者省去了原本繁瑣的連線工作，而有些板級(jí)連接的外部設(shè)備很難觀察到的信號(hào)都能夠被在線邏輯分析儀輕松的捕獲到。如果對(duì)設(shè)計(jì)進(jìn)行模塊的區(qū)域約束，也能夠最小化使用在線邏輯分析儀對(duì)設(shè)計(jì)帶來的影響。在線邏輯分析儀的采樣存儲(chǔ)深度和寬度都在一定程度上受制于FPGA器件資源的大小。使用該方式必須通過JTAG接口，它的采樣頻率可以達(dá)到200MHz（若器件支持）以上，而不用像外部調(diào)試設(shè)備一樣擔(dān)心信號(hào)完整性問題。（特權(quán)同學(xué)，版權(quán)所有） l Logic Analyzer Interface，即邏輯分析儀接口。這里的邏輯分析儀接口是針對(duì)于外部邏輯分析儀的。調(diào)試者可以設(shè)置FPGA器件內(nèi)部多個(gè)信號(hào)映射到一個(gè)預(yù)先保留或者暫時(shí)不使用的I/O接口上，從而通過較少的I/O接口就能夠觀察到FPGA內(nèi)部的多組信號(hào)。（特權(quán)同學(xué)，版權(quán)所有） l In-System Memory Content Editor，即在線存儲(chǔ)內(nèi)容編輯，它是針對(duì)設(shè)計(jì)中例化的內(nèi)嵌存儲(chǔ)器內(nèi)容或常量的調(diào)試�？梢酝ㄟ^這種方式在線重寫或者讀出工程中的內(nèi)嵌存儲(chǔ)器內(nèi)容或常量。對(duì)于某些應(yīng)用可以通過在線更改存儲(chǔ)器內(nèi)容后觀察響應(yīng)來驗(yàn)證設(shè)計(jì)，也可以在不同激勵(lì)下在線讀取當(dāng)前存儲(chǔ)內(nèi)容來驗(yàn)證設(shè)計(jì)�？傊�，這種方式對(duì)存儲(chǔ)器的驗(yàn)證是很有幫助的。（特權(quán)同學(xué)，版權(quán)所有） l In-System Sources and Probes Editor，這種方式是通過例化一個(gè)定制的寄存器鏈到FPGA器件內(nèi)部。這些寄存器鏈通過JTAG接口與Quartus II軟件通信，它又能夠驅(qū)動(dòng)FPGA器件內(nèi)部的某些輸入節(jié)點(diǎn)信號(hào)，采樣某些輸出節(jié)點(diǎn)信號(hào)。這就使得調(diào)試者不用借助外部設(shè)備就能夠給FPGA添加激勵(lì)并觀察響應(yīng)。（特權(quán)同學(xué)，版權(quán)所有） 以上所提的這些在線調(diào)試方式大都是通過FPGA器件引出的JTAG接口，同時(shí)使用了一些FPGA片內(nèi)固有的邏輯、存儲(chǔ)器或布線資源就能夠?qū)崿F(xiàn)的。這些調(diào)試功能通常也只需要隨著用戶設(shè)計(jì)所生產(chǎn)的配置文件一同下載到目標(biāo)FPGA器件中運(yùn)行。相比于復(fù)雜的傳統(tǒng)臺(tái)式儀器，如圖10.2所示，基于FPGA的在線調(diào)試僅需一條JTAG線纜連接FPGA和PC機(jī)，非常簡(jiǎn)單清爽，調(diào)試起來更是得心應(yīng)手。（特權(quán)同學(xué)，版權(quán)所有）
圖10.2 基于FPGA在線調(diào)試方式的板級(jí)連接 而在FPGA內(nèi)部，則相應(yīng)的有VJI（Virtual JTAG Interface，即虛擬JTAG接口）和LAI（LogicAnalyzer Interface，即邏輯分析儀接口）邏輯來與FPGA的設(shè)計(jì)邏輯相連接并進(jìn)行數(shù)據(jù)交互。VJI和LAI其實(shí)就是FPGA用自身內(nèi)部的邏輯和存儲(chǔ)器實(shí)現(xiàn)了原本應(yīng)該在復(fù)雜的臺(tái)式儀器中實(shí)現(xiàn)的信號(hào)實(shí)時(shí)采集、存儲(chǔ)以及傳輸功能，人機(jī)交互的波形顯示和回放等功能則由深諳此道的PC機(jī)來做，正可謂物盡其用。（特權(quán)同學(xué)，版權(quán)所有）
圖10.3 FPGA在線調(diào)試功能框圖 至于我們所提到的這些在線調(diào)試手段，可以根據(jù)不同的應(yīng)用和設(shè)計(jì)進(jìn)行選擇。因?yàn)椴煌脑O(shè)計(jì)往往會(huì)有不同的約束和需求，例如可以根據(jù)閑置不使用引腳的數(shù)量、邏輯和存儲(chǔ)器資源剩余量大小等進(jìn)行不同的在線調(diào)試方式選擇。（特權(quán)同學(xué)，版權(quán)所有） SignalProbe、Logic Analyzer Interface和SignalTap II Embedded Logic Analyzer三種方式的采樣或調(diào)試速率主要取決于設(shè)計(jì)本身的最大時(shí)鐘頻率，它們可以最大限度的對(duì)所有FPGA內(nèi)部的信號(hào)節(jié)點(diǎn)進(jìn)行訪問。在器件剩余的邏輯和存儲(chǔ)器資源充足的情況下，使用SignalTapII Embedded Logic Analyzer進(jìn)行在線系統(tǒng)調(diào)試能夠達(dá)到最好的板級(jí)驗(yàn)證和調(diào)試效果。當(dāng)然了，在器件的邏輯和存儲(chǔ)器資源相對(duì)短缺的情況下，SignalProbe和Logic Analyzer Interface可以幫助將FPGA器件內(nèi)部的信號(hào)引出到外部的引腳上，同樣便于使用外部的調(diào)試設(shè)備進(jìn)行觀察。（特權(quán)同學(xué)，版權(quán)所有） |
