FPGA實戰演練邏輯篇20：SDRAM電路設計

rousong1989

SDRAM電路設計

本文節選自特權同學的圖書《FPGA設計實戰演練（邏輯篇）》

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         如圖3.39所示，SDRAM的電路很簡單，只要將地址總線、數據總線、控制總線連接到FPGA的I/O口上即可。由于使用的是SDR SDRAM，應用中速率一般在100MHz左右，沒有必要做等長處理，只要確保整體的走線長度不要過長，SDRAM的時鐘走線干凈可靠即可。此外，SDRAM的時鐘信號SD1_CLK也不能隨便找個FPGA引腳就亂接。（特權同學，版權所有）

圖3.39 SDRAM存儲器接口電路

         如圖3.40所示，在FPGA這端，我們是把SD1_CLK專門連接到了PLL1_CLKOUTp這個引腳上。這個引腳有什么特別的，它又有什么學問？它的作用和它的名字一樣，我們可以先找到它下面的一個引腳名為PLL1_CLKOUTn，他們是一對的，他們的時鐘源是來自于FPGA的PLL。為什么PLL輸出的時鐘一定要有專門的這樣一對引腳呢？和前面的全局時鐘網絡存在的意義有異曲同工之妙。PLL到這對引腳上的延時相對是比較受控的，目的就是為了得到更低延時、更穩定可靠的時鐘信號。SDRAM的時鐘高達100MHz以上，所以就必須使用這個專用的引腳。（特權同學，版權所有）

圖3.40 FPGA端的SDRAM時鐘引腳連接電路