FPGA實(shí)戰(zhàn)演練邏輯篇20：SDRAM電路設(shè)計(jì)

rousong1989

SDRAM電路設(shè)計(jì)

本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》

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         如圖3.39所示，SDRAM的電路很簡(jiǎn)單，只要將地址總線、數(shù)據(jù)總線、控制總線連接到FPGA的I/O口上即可。由于使用的是SDR SDRAM，應(yīng)用中速率一般在100MHz左右，沒有必要做等長處理，只要確保整體的走線長度不要過長，SDRAM的時(shí)鐘走線干凈可靠即可。此外，SDRAM的時(shí)鐘信號(hào)SD1_CLK也不能隨便找個(gè)FPGA引腳就亂接。（特權(quán)同學(xué)，版權(quán)所有）

圖3.39 SDRAM存儲(chǔ)器接口電路

         如圖3.40所示，在FPGA這端，我們是把SD1_CLK專門連接到了PLL1_CLKOUTp這個(gè)引腳上。這個(gè)引腳有什么特別的，它又有什么學(xué)問？它的作用和它的名字一樣，我們可以先找到它下面的一個(gè)引腳名為PLL1_CLKOUTn，他們是一對(duì)的，他們的時(shí)鐘源是來自于FPGA的PLL。為什么PLL輸出的時(shí)鐘一定要有專門的這樣一對(duì)引腳呢？和前面的全局時(shí)鐘網(wǎng)絡(luò)存在的意義有異曲同工之妙。PLL到這對(duì)引腳上的延時(shí)相對(duì)是比較受控的，目的就是為了得到更低延時(shí)、更穩(wěn)定可靠的時(shí)鐘信號(hào)。SDRAM的時(shí)鐘高達(dá)100MHz以上，所以就必須使用這個(gè)專用的引腳。（特權(quán)同學(xué)，版權(quán)所有）

圖3.40 FPGA端的SDRAM時(shí)鐘引腳連接電路