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FPGA入門：第一個工程實例之設計輸入 書中代碼請訪問網盤：http://pan.baidu.com/s/1bndF0bt 下面我們就來創建工程頂層文件，我們可以點擊菜單欄的FileàNew…，然后彈出如圖5.23所示的新建文件窗口，在這里我們可以選擇各種需要的設計文件格式。可以作為工程頂層設計文件的格式主要在Design Files類別下，我們選擇VerilogHDL File（或者VHDL File）并單擊OK完成文件創建。 
圖5.23 新建文件 在主編輯窗口中，出現了一個新建的空白的可編輯文件，我們接著在該文件中輸入實現實驗功能的一段Verilog代碼（如果是新建VHDL文件則對應輸入VHDL代碼），如圖5.24所示。
圖5.24 ex0實例Verilog代碼 ★ 代碼講解 L2/L12：固定用法申明模塊，該模塊命名為ex0。 L3：將該模塊所有輸入輸出信號列表。 L6：左鍵輸入鍵值采樣信號。 L7：右鍵輸入鍵值采樣信號。 L8：LED指示燈輸出信號。 L10：異或運算，使得兩個按鍵和指示燈的關系與表5.1的真值表相吻合。 如果使用VHDL輸入，則對應的VHDL代碼如圖5.25所示。
圖5.25 ex0實例VHDL代碼 在這個剛創建的Verilog（或VHDL）文件中輸入代碼后，快捷鍵Ctrl+S或點擊FileàSave后則會彈出一個對話框提示輸入文件名和保存路徑，默認文件名會和我們所命名的module名（或entity名）相一致，默認路徑也會是當前的工程文件夾。我們通常也都采用默認設置進行保持即可。 自此，我們的工程創建和設計輸入工作已經完成。但是為了驗證一下設計輸入的代碼的基本語法是否正確，可以點擊Flow à Compilation下的Analysis & Elaboration按鈕，如圖5.26所示。同時我們可以輸出打印窗口的Processing里的信息，包括各種warning和Error。Error是不得不關注的，因為Error意味著我們的代碼有語法錯誤，后續的編譯將無法繼續；而warning則不一定是致命的，但很多時候warning中暗藏玄機，很多潛在的問題都可以從這些條目中尋找到蛛絲馬跡。當然了，也并不是說一個設計編譯下來就不可以有warning，如果設計者確認這些warning符合我們的設計要求，那么可以忽略它。
圖5.26 最后，在Analysis & Elaboration完成后，通常前面的問號會變成勾號，表示通過。 本文節選自特權同學的圖書《FPGA/CPLD邊練邊學——快速入門Verilog/VHDL》 書中代碼請訪問網盤：http://pan.baidu.com/s/1bndF0bt |
