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FPGA入門：基本開發(fā)流程概述 書中代碼請訪問網盤：http://pan.baidu.com/s/1bndF0bt 在第一章中，已經給出了FPGA/CPLD的基本開發(fā)流程圖。這里不妨回顧一下，如圖5.15所示。這個流程圖是一個相對比較高等級的FPGA/CPLD器件開發(fā)流程，從項目的提上議程開始，設計者需要進行FPGA/CPLD器件功能的需求分析，然后進行模塊的劃分，比較復雜和龐大的設計，則會通過模塊劃分把工作交給一個團隊的多人協(xié)作完成。各個模塊的具體任務和功能劃分完畢（通常各個模塊間的通信和接口方式也同時被確定），則可以著手進行詳細設計，包括代碼的編寫、綜合優(yōu)化、實現(xiàn)（映射或布局布線），為了保證設計達到預期要求，各種設計的約束輸入以及仿真驗證也穿插其間。最終在EDA工具上驗證無誤，則可以生產下載配置文件燒錄的實際器件中進行板級的調試工作。 
當然了，對于沒有實際工程經驗的初學者而言，這個流程圖可能不是那么容易理解。不過沒有關系，我們會簡化這個過程，從實際操作角度，以比較低等級的方式來描繪整個設計的過程。如圖5.16所示，這里簡單的根據(jù)先后順序將開發(fā)步驟分為工程管理、設計輸入、實現(xiàn)與驗證、板級調試四個階段。工程管理階段，主要是新建工程和源代碼文件，可以使用Quartus II的新建工程向導完成工程的建立，源代碼文件則可以是Verilog的.v文件或VHDL的.vhd文件。設計輸入階段，完成代碼的編寫和基本語法的檢查。實現(xiàn)與驗證階段，則先對前面編寫好的代碼進行RTL級仿真，確認代碼實現(xiàn)基本功能后，則進行器件管腳的分配，接著編譯并做時序約束，然后進行門級仿真。門級仿真是在功能仿真的基礎上，加上了時序延時模型后的仿真，通常如果設計者可以保證時序約束后的報告確定達到設計要求，那么可以不用費事去做門級仿真，因為在一些較大的設計中進行門級仿真是件非常費時費力的任務。最后則是進行板級調試，首先需要通過EDA工具生成前面設計的下載配置文件，接著完成下載并進行板級調試驗證。
圖5.16 FPGA/CPLD設計簡易流程 本文節(jié)選自特權同學的圖書《FPGA/CPLD邊練邊學——快速入門Verilog/VHDL》 書中代碼請訪問網盤：http://pan.baidu.com/s/1bndF0bt |
