FPGA-VIP視頻工程開發(fā)連載1——DDR2控制器

rousong1989

FPGA-VIP視頻工程開發(fā)連載1——DDR2控制器工程實(shí)例下載地址：http://pan.baidu.com/s/1hqJx3tMhttp://pan.baidu.com/s/1hqJx3tM
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功能簡介

本實(shí)例對(duì)Altera提供的DDR2控制器IP核模塊進(jìn)行操作，每1.78秒執(zhí)行一次DDR2的寫入和讀出操作。先是從0地址開始遍歷寫256*64bits數(shù)據(jù)到DDR2的地址0-1023中；在執(zhí)行完寫入后，執(zhí)行一次相同地址的讀操作，將讀出的256*64bits數(shù)據(jù)寫入到片內(nèi)RAM中供查看。在In-System Memory Content Editor中可以查看有規(guī)律變化的數(shù)據(jù)。

本實(shí)例有4個(gè)模塊。

●  Vip.v是頂層模塊，其下例化了3個(gè)模塊。

●  Sys_ctrl.v模塊中例化了PLL，并且對(duì)輸入PLL的復(fù)位信號(hào)以及PLL鎖定后的復(fù)位信號(hào)進(jìn)行“異步復(fù)位，同步釋放”的處理，確保系統(tǒng)的復(fù)位信號(hào)穩(wěn)定可靠。

●  Ddr2_controller.v模塊是使用Mefunction例化的DDR2控制器IP核模塊，這個(gè)模塊預(yù)留了DDR2的讀寫控制接口供FPGA邏輯側(cè)進(jìn)行操作。

●  data_source.v模塊主要用于和DDR2控制器進(jìn)行數(shù)據(jù)交互，它既產(chǎn)生寫入DDR2的數(shù)據(jù)流，也讀出DDR2已經(jīng)寫入地址的數(shù)據(jù)，同時(shí)將這些數(shù)據(jù)送往例化的onchip RAM中。

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