FPGA-VIP視頻工程開發(fā)連載1——DDR2控制器

rousong1989

FPGA-VIP視頻工程開發(fā)連載1——DDR2控制器工程實例下載地址：http://pan.baidu.com/s/1hqJx3tMhttp://pan.baidu.com/s/1hqJx3tM
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功能簡介

本實例對Altera提供的DDR2控制器IP核模塊進行操作，每1.78秒執(zhí)行一次DDR2的寫入和讀出操作。先是從0地址開始遍歷寫256*64bits數據到DDR2的地址0-1023中；在執(zhí)行完寫入后，執(zhí)行一次相同地址的讀操作，將讀出的256*64bits數據寫入到片內RAM中供查看。在In-System Memory Content Editor中可以查看有規(guī)律變化的數據。

本實例有4個模塊。

●  Vip.v是頂層模塊，其下例化了3個模塊。

●  Sys_ctrl.v模塊中例化了PLL，并且對輸入PLL的復位信號以及PLL鎖定后的復位信號進行“異步復位，同步釋放”的處理，確保系統(tǒng)的復位信號穩(wěn)定可靠。

●  Ddr2_controller.v模塊是使用Mefunction例化的DDR2控制器IP核模塊，這個模塊預留了DDR2的讀寫控制接口供FPGA邏輯側進行操作。

●  data_source.v模塊主要用于和DDR2控制器進行數據交互，它既產生寫入DDR2的數據流，也讀出DDR2已經寫入地址的數據，同時將這些數據送往例化的onchip RAM中。

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