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作者：意法半導體DCG – DAP設計方法小組 A.Ferrara, A.Ferrari, P. De Laurentiis 前言 – LUCT是什么 第一層時鐘樹和第二層時鐘樹 時鐘樹設計及其設計方式是引起系統芯片性能差異的主要原因。 從歷史角度看，ASIC時鐘樹設計人員利用商用自動化工具設計時鐘樹，以確保執行時間等性能取得預期結果，但是，這種方法的時鐘偏差和插入延時等性能卻不盡人意，另外，高復雜性、頻率和尺寸設計使得傳統方法完全沒有可行性。 低不確定性時鐘樹[LUCT]設計及算法與在系統芯片上實現的第一層時鐘樹的物理定義有關，能夠讓設計人員克服傳統設計方法的所有低效率問題。 從頂層的根時鐘網絡（通常是PLL輸出）到中層時鐘網絡，LUCT是一個高質量的負載均衡的時鐘樹，其目標是將時鐘信號從中央鎖相環PLL送到芯片的大部分區域，詳情參見參考文獻[1]。該文獻詳細介紹了低不確定性時鐘樹[LUCT]方法和架構，概括了從規格定義到單元布局和時鐘合成的全部相關設計流程。 按照參考文獻[2]的定義，這種時鐘分配方法屬于結構化時鐘樹。文獻[2]還概括了現有的不同的時鐘設計方式。從時鐘源到寄存器，整個時鐘樹由第一層時鐘樹和第二層（或本地）時鐘樹組成。商用EDA工具需要實現本地時鐘樹。 LuctGenKit是意法半導體數字ASIC產品部的設計方法小組研發的時鐘設計工具，可完成LUCT架構的物理實現過程。 下載全文： 
LUCT低不確定性時鐘樹設計方法、算法和工具.pdf
(1.36 MB)
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