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1 前言 在水聽(tīng)器應(yīng)用中，由于水下聲場(chǎng)的復(fù)雜性，單元水聽(tīng)器無(wú)法獲得目標(biāo)的詳細(xì)信息，必須依靠超大陣元數(shù)目的高度復(fù)用的傳感器陣列。通過(guò)水聽(tīng)器陣列完成聲場(chǎng)信號(hào)的波束形成，實(shí)現(xiàn)對(duì)水下目標(biāo)的定位與指向。為降低成本與體積．多路復(fù)用技術(shù)被廣泛的用到了水聲信號(hào)傳輸領(lǐng)域。多路復(fù)用技術(shù)的使用對(duì)水聲信號(hào)的處理能力提出了更高的要求。如何完成多路復(fù)用信號(hào)的解復(fù)用以及實(shí)時(shí)快速解調(diào)是整個(gè)系統(tǒng)設(shè)計(jì)的關(guān)鍵。本文提出一種基于FPGA和DSP的光纖傳感信號(hào)實(shí)時(shí)處理系統(tǒng)。 2 系統(tǒng)組成與硬件流程圖 在光纖傳感信號(hào)處理系統(tǒng)中，需要處理的是水聽(tīng)器陣列的海量信號(hào)，對(duì)處理速度要求高。用FPGA來(lái)實(shí)現(xiàn)多路高速數(shù)據(jù)采集、數(shù)字信號(hào)存取的同步時(shí)鐘控制，可使時(shí)序關(guān)系整齊，延遲一致、易于修改。同時(shí)利用FPGA的多I/O功能實(shí)現(xiàn)各個(gè)模塊之間的數(shù)據(jù)緩存與接口設(shè)計(jì)．可以克服數(shù)據(jù)傳輸?shù)钠款i。TI公司的32位DSP芯片TMS320C 6713，其性價(jià)比高．特別適合于光纖傳感信號(hào)處理系統(tǒng)解算量大。實(shí)時(shí)性要求高和計(jì)算精度要求高的場(chǎng)合。本文采用FPGA+DSP構(gòu)建光纖傳感信號(hào)采集處理系統(tǒng)．主要由ATD轉(zhuǎn)換芯片、FPGA、FIFO、DSP及其外圍電路組成，系統(tǒng)結(jié)構(gòu)框圖如圖1所示。 
圖1系統(tǒng)結(jié)構(gòu)框圖 2．1 A/D前端處理電路及A/D采樣模塊 探測(cè)器對(duì)光纖輸入的光脈沖序列進(jìn)行光電轉(zhuǎn)換，通過(guò)濾波器實(shí)現(xiàn)波分解復(fù)用，再對(duì)信號(hào)進(jìn)行放大及阻抗匹配，使其滿足ADC對(duì)輸入信號(hào)的要求。 在時(shí)分復(fù)用陣列中，系統(tǒng)采樣頻率與單路信號(hào)采樣頻率和復(fù)用路數(shù)的乘積成比例。設(shè)計(jì)系統(tǒng)單路信號(hào)采樣頻率為125KHZ，則8路時(shí)分復(fù)用系統(tǒng)最低采樣頻率達(dá)到1M，因此選用Analog Devices公司的16位模數(shù)轉(zhuǎn)換器AD9446，它在100MSPS轉(zhuǎn)換速率的條件下，能同時(shí)保持0.4LSB微分線性誤差(DNL)，非常適合高采樣率和寬帶寬的應(yīng)用場(chǎng)合。對(duì)于高速采集系統(tǒng)，A/D建立穩(wěn)定的工作狀態(tài)需要相當(dāng)長(zhǎng)時(shí)間，頻繁地改變A/D的工作狀態(tài)會(huì)影響測(cè)量的精度，嚴(yán)重時(shí)會(huì)造成信號(hào)的失真。為此，同步命令不直接作用于高速A/D，而是用FPGA產(chǎn)生A/D采樣時(shí)鐘信號(hào)，并根據(jù)同步命令實(shí)現(xiàn)對(duì)采樣數(shù)據(jù)的取舍。 2．2 FPGA模塊 由于信號(hào)載波頻率較高。相應(yīng)的提高了信號(hào)的采樣頻率，增大了處理器處理速度和數(shù)據(jù)傳輸?shù)膲毫Α６蠖藢?duì)信號(hào)處理關(guān)心的是信號(hào)的特征信息，因此采用FPGA對(duì)數(shù)據(jù)進(jìn)行數(shù)字低通濾波，然后對(duì)數(shù)據(jù)進(jìn)行降采樣處理，這樣就可用較小的數(shù)據(jù)量獲得信號(hào)信息，緩解DSP數(shù)據(jù)解調(diào)壓力。與此同時(shí)，F(xiàn)PGA使A/D采樣與信號(hào)調(diào)制保持同步。 為了充分利用FPGA和DSP的各自優(yōu)點(diǎn)，選用Altera公司的邏輯單元個(gè)數(shù)為5980、配置存儲(chǔ)器容量可達(dá)1M的EPIC6F256，全部控制邏輯由硬件完成，實(shí)現(xiàn)控制與算法的分離，充分滿足系統(tǒng)實(shí)時(shí)性的要求。 2．3 數(shù)據(jù)緩存FIFO模塊 信號(hào)接收緩存選用IDT公司的同步FIFO器件。DSP讀取FIFO數(shù)據(jù)時(shí)EDMA控制器可以獨(dú)立于CPU工作．方便地實(shí)現(xiàn)片內(nèi)存儲(chǔ)器、片內(nèi)外設(shè)以及外部存儲(chǔ)空間之間的數(shù)據(jù)轉(zhuǎn)移。數(shù)據(jù)源源不斷推入FIFO，F(xiàn)IFO數(shù)據(jù)存滿則自動(dòng)將滿標(biāo)志置位．啟動(dòng)DSP的EDMA7通道進(jìn)行傳輸。 2．4外部存儲(chǔ)模塊 2．4．1程序存儲(chǔ)器FLASH 借助于仿真器，叮直接對(duì)Flash進(jìn)行在系統(tǒng)編程。Am29LV033C是AMD公司生產(chǎn)的Flash存儲(chǔ)器，內(nèi)部能產(chǎn)生高電壓進(jìn)行編程和擦除操作。參考C6000的外擴(kuò)FLASH的通用在線編程方法．通過(guò)兩級(jí)引導(dǎo)加載，實(shí)現(xiàn)系統(tǒng)的自舉引導(dǎo)。 2．4．2數(shù)據(jù)存儲(chǔ)器SDRAM 系統(tǒng)處理的是光纖水聽(tīng)器陣列海量信號(hào)。每個(gè)DSP處理幾個(gè)單元水聽(tīng)傳感器信號(hào)。因此每個(gè)DSP擴(kuò)展了4M x 32b的SDRAM芯片，主要用于存儲(chǔ)輸入、輸出數(shù)據(jù)，并映射到TMS3206713存儲(chǔ)器CEO空間。每次采樣時(shí)，DSP通過(guò)EDMA中斷傳輸，將從FIFO接收到的幾幀數(shù)據(jù)保存到SDRAM中。 2.5 DSP 電路模塊 DSP電路模塊主要完成系統(tǒng)的水聲信號(hào)全數(shù)字PGC解調(diào)工作，是整個(gè)系統(tǒng)實(shí)現(xiàn)實(shí)時(shí)快速要求的關(guān)鍵。采用TI公司的32位浮點(diǎn)DSP處理器TMS320C6713．處理能力高達(dá)2400MIPS，結(jié)合該芯片的8指令并行運(yùn)行的特點(diǎn)，對(duì)程序進(jìn)行優(yōu)化，可大大提高運(yùn)算速度，實(shí)現(xiàn)“二次解調(diào)”實(shí)時(shí)處理算法。 3 數(shù)據(jù)處理 3．1 PGC解調(diào)原理 PGC解調(diào)一般用于消除雙臂干涉儀中由于環(huán)境因素引起的相位漂移。在干涉儀中引入載波后，干涉輸出是
式中：A是直流偏置，B是干涉項(xiàng)幅值，C是載波幅值，ω0是載波角頻率，φ(t)=Dcosωst + ψ(t)，Dcosωst是被測(cè)信號(hào)，D是被測(cè)信號(hào)幅值，ωs是被測(cè)信號(hào)角頻率，ψ(t)是相位漂移。將(1)式分別乘以Gcosω0t和Hcos2ω0t，當(dāng)載波頻率遠(yuǎn)遠(yuǎn)ω0大于被測(cè)信號(hào)φ(t)和頻率ωs時(shí)，可經(jīng)低通濾波將所有含ω0及其ω0倍頻項(xiàng)濾去，對(duì)其進(jìn)行微分，交叉相乘、相減、積分、高通濾波最終得到所需的相位信息。 3．2載波延遲的影響 在PGC調(diào)制解調(diào)電路中，為了保證頻率嚴(yán)格匹配，載波采用FPGA產(chǎn)生，經(jīng)過(guò)放大和阻抗匹配后，驅(qū)動(dòng)光源或者相位調(diào)制器用于對(duì)光波進(jìn)行相位調(diào)制，受到調(diào)制的光波經(jīng)過(guò)光路傳輸后發(fā)生干涉，干涉輸出經(jīng)過(guò)ADC模數(shù)轉(zhuǎn)換后由電路進(jìn)行解調(diào)。由于存在不可避免的轉(zhuǎn)換和傳輸時(shí)間，因此混頻相乘時(shí)干涉輸出中的載波與基頻、2倍頻相比存在相位延遲。則干涉輸出的Bessel函數(shù)展開(kāi)式為：
上式中φt = ω0t 表示載波的相位延遲。采用Gcosω0t和Hcos2ω0t與I'進(jìn)行混頻相乘和低通濾波得到：
與I1和I2對(duì)比，增加了與載波頻率和延遲時(shí)間有關(guān)的系數(shù)項(xiàng)cosφt和cos2φt,對(duì)I1'和I2'進(jìn)行后續(xù)PGC解調(diào)，最終得到：
與I3相比，I3'增加了幅值系數(shù)項(xiàng)cosφt * cos2φt。一般情況下，系數(shù)項(xiàng)的絕對(duì)值小于l，導(dǎo)致解調(diào)輸出幅度衰減。當(dāng)系數(shù)項(xiàng)為負(fù)值時(shí)，導(dǎo)致解調(diào)輸出符號(hào)相反。當(dāng)系數(shù)項(xiàng)當(dāng)系數(shù)項(xiàng)為零時(shí)。解調(diào)輸出恒為零，導(dǎo)致PGC解調(diào)失敗。因此，必須消除載波延遲造成的影響。 3．3 載波相位延遲的求解和解決方法 分別將I'乘以Gcosω0t、Gsinω0t和Hcos2ω0t、Hsin2ω0t，再進(jìn)行低通濾波。假設(shè)在時(shí)間段[0，tn]內(nèi)，延遲相位φt基本不變，對(duì)該式在該時(shí)間段進(jìn)行N點(diǎn)離散化計(jì)算其均值得：
將(10)，(9)，(12)，(11)得
求得φt后，再將信號(hào)與Gcos(ω0t + φt),Hcos2(ω0t + φt)進(jìn)行混頻，消除相位延遲引起解調(diào)信號(hào)幅度衰減的現(xiàn)象。 4 結(jié)論 本系統(tǒng)緊密結(jié)合實(shí)際工程項(xiàng)目．成功實(shí)現(xiàn)了以FPGA+DSP構(gòu)成的光纖傳感信號(hào)實(shí)時(shí)處理系統(tǒng)的硬件及軟件設(shè)計(jì)．并針對(duì)載波相位延遲造成的解調(diào)信號(hào)幅度衰減提出了解決方法。本系統(tǒng)具有高速實(shí)時(shí)數(shù)據(jù)運(yùn)算能力�？蓮V泛應(yīng)用于多路數(shù)據(jù)采集處理等領(lǐng)域，可升級(jí)能力強(qiáng)，應(yīng)用前景非常廣闊。 本文作者創(chuàng)新點(diǎn)：將FPGA+DSP并行處理架構(gòu)應(yīng)用于光纖傳感信號(hào)處理系統(tǒng)，提高系統(tǒng)的實(shí)時(shí)處理速度，并針對(duì)載波相位延遲造成的解調(diào)信號(hào)幅度衰減提出了解決方法。系統(tǒng)在光纖產(chǎn)業(yè)的工程化應(yīng)用具有良好的前景。 作者：吳舒辭，陳珍 來(lái)源：《微計(jì)算機(jī)信息》(嵌入式與SOC)2009年第1-2期 |
