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一個以IP及系統(tǒng)為中心的工具套件震撼登場，把可編程系統(tǒng)的集成度和實現速度提升至原來的4倍 賽靈思公司 （Xilinx）今天全球公開發(fā)布以 IP及系統(tǒng)為中心的新一代顛覆性設計環(huán)境 Vivado 設計套件，致力于在未來十年加速“All-Programmable”器件的設計生產力。Vivado不僅能加速可編程邏輯和 IO 的設計速度，而且還可提高可編程系統(tǒng)的集成度和實現速度，讓器件能夠集成 3D堆疊硅片互聯(lián)技術、ARM 處理系統(tǒng)、模擬混合信號 (AMS) 和絕大大部分半導體IP 核。Vivado 設計套件突破了可編程系統(tǒng)集成度和實現速度兩方面的重大瓶頸，將設計生產力提高到同類競爭開發(fā)環(huán)境的4 倍。 賽靈思公司平臺開發(fā)高級副總裁 Victor Peng 表示：“為了響應客戶對提升生產力、縮短產品上市時間，以及超越可編程邏輯，實現可編程系統(tǒng)集成等要求，賽靈思工程師從 2008 年開始付諸行動，并在過去一年里攜手 100 多家客戶和聯(lián)盟計劃成員進行了試用和測試（其中包括采用基于堆疊硅片互聯(lián)技術（SSIT）的 Virtex-7 FPGA實現超大容量和帶寬的客戶），從而打造出了 Vivado 工具這一巔峰之作。” Vivado 設計環(huán)境 Vivado設計套件包括高度集成的設計環(huán)境和新一代系統(tǒng)到 IC 級別的工具，這些均建立在共享的可擴展數據模型和通用調試環(huán)境基礎上。這也是一個基于 AMBA AXI4 互聯(lián)規(guī)范、IP-XACT IP 封裝元數據、工具命令語言 (TCL)、Synopsys 系統(tǒng)約束 (SDC) 等有助于根據客戶需求量身定制設計流程并符合業(yè)界標準的開放式環(huán)境。賽靈思構建的 Vivado 工具將各類可編程技術結合在一起，可擴展實現多達 1 億個等效 ASIC 門的設計。 為了解決集成的瓶頸問題，Vivado IDE 采用了用于快速綜合和驗證 C 語言算法 IP 的 ESL 設計、實現重用的標準算法和RTL IP封裝技術、標準IP 封裝和各類系統(tǒng)構建塊的系統(tǒng)集成、可將仿真速度提高 3 倍的模塊和系統(tǒng)驗證功能，以及可將性能提升百倍以上的硬件協(xié)同仿真功能。 為了解決實現的瓶頸，Vivado 工具采用層次化器件編輯器和布局規(guī)劃器、速度提升 了3 至 15 倍且為 SystemVerilog 提供業(yè)界領先支持的邏輯綜合工具、速度提升 了4 倍且確定性更高的布局布線引擎、以及通過分析技術可最小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。最后，Vivado 工具通過利用最新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而優(yōu)化自動化時鐘門等集成功能。 博通公司歐洲硬件開發(fā)工程經理 Paul Rolfe 指出：“Vivado 設計套件與Virtex-7 2000T FPGA的組合改變了可編程邏輯產業(yè)發(fā)展的模式。Vivado 使博通無需進行任何手動布局規(guī)劃或分區(qū)工作，就能夠設計出業(yè)界最大容量的 FPGA。賽靈思在芯片和軟件雙方面的創(chuàng)新讓我們印象深刻。” 供貨情況 Vivado 設計套件 2012.1 版本現已作為早期試用計劃的一部分推出。客戶可聯(lián)系所在地的賽靈思代表。今夏早些時候將公開發(fā)布 2012.2 版本，今年晚些時候還將推出 WebPACK。目前采用 ISE 設計套件版本的客戶將免費獲得最新 Vivado 設計套件版本和IDS。賽靈思將繼續(xù)為針對 7 系列及早期產品設計的客戶提供 ISE 設計套件支持。如需更多信息，敬請訪問以下網址：www.xilinx.com/cn/design-tools。 Vivado 設計套件常見問題解答 關于Vivado設計套件的常見問題及賽靈思公司官方解答請參見http://www.4huy16.com/thread-90773-1-1.html。 |
