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來源：大半導體產業網 自比利時微電子研究中心（imec）官網獲悉，6月18日，在2024 IEEE VLSI技術與電路研討會（2024 VLSI）上，imec首次展示了具有堆疊底部和頂部源極/漏極觸點的CMOS CFET器件。雖然這一成果的兩個觸點都是利用正面光刻技術獲得，但imec也展示了將底部觸點轉移至晶圓背面的可能性——這樣可將頂部元件的覆蓋率從11%提升至79%。 從imec的邏輯技術路線圖看，其設想在A7節點器件架構中引入CFET技術。若與先進的布線技術相輔相成，CFET有望將標準單元高度從5T降低到4T甚至更低，而不會降低性能。在集成nMOS和pMOS垂直堆疊結構的不同方法中，與現有的納米片工藝流程相比，單片集成被認為是破壞性最小的。 
imec在研討會上首次展示的具有頂部和底部觸點的功能單片CMOS CFET器件，柵極長度為18nm，柵極間距為60nm，n型和p型之間的垂直間距為50nm。 imec負責人表示，在從正面開發底部觸點時，遇到了很多挑戰，可能影響底部觸點電阻，并限制頂部器件工藝窗口。在2024 VLSI上，imec表明，盡管仍使用晶圓鍵合和減薄等額外工藝，這一設計是可行的，這使得晶圓背面底部接觸結構成為對業界來說具有強大吸引力的選擇。目前，該機構正在持續進行研究，以確定最佳的觸點布線方法。 |
