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勇敢的芯伴你玩轉Altera FPGA連載45：基于仿真的第一個工程實例之測試腳本創建與編輯 特權同學，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
回到Quartus II工具中，如圖6.13所示，點擊菜單欄的“ProcessingàStartàStart Test Bench Template Writer”，隨后彈出提示“Test Bench Template Writer was successful”（在此之前，最好對整個工程做一次全編譯，否則可能報錯），那么我們就已經創建了一個Verilog測試腳本，在此腳本中，我們可以設計一些測試激勵輸入并且觀察相應輸出，借此我們就能夠驗證原工程的設計代碼是否符合要求。
圖6.13 生成測試腳本 我們打開工程所在文件夾下的“…/simulation/modelsim”文件夾，如圖6.14所示，可以看到一個名為cy4.vt的測試腳本文件創建好了。
圖6.14 測試腳本文件 測試腳本文件在Notepad++中打開了。這里的測試腳本只是一個基本的模板，它把設計文件cy4.v的接口在這個模塊里面例化申明了，我們還需要自動動手添加復位和時鐘的激勵，編輯好的測試腳本如下所示。 `timescale 1 ns/ 1 ps module cy4_vlg_tst(); // test vector input registers reg ext_clk_25m; reg ext_rst_n; // wires wire clk_12m5; // assign statements (if any) cy4 i1 ( // port map - connection between master ports and signals/registers .clk_12m5(clk_12m5), .ext_clk_25m(ext_clk_25m), .ext_rst_n(ext_rst_n) ); initial begin // Initialize Inputs ext_clk_25m = 0; ext_rst_n = 0; // Wait 100 ns for globalreset to finish #100; ext_rst_n = 1; // Add stimulus here #2000; $stop; end always #20 ext_clk_25m =~ext_clk_25m; //產生25MHz時鐘源 endmodule 有朋友可能是第一次接觸測試仿真，關于仿真的基本概念請查看《FPGA設計實戰演練（邏輯篇）》第九章的設計仿真部分內容。 |
