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Xilinx FPGA入門連載56：FPGA片內(nèi)異步FIFO實(shí)例之FIFO配置 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： 
打開ISE工程，如圖所示，在“Design à Implementation à Hierarchy”中的任意位置單擊鼠標(biāo)右鍵，彈出菜單中選擇“New Source..”。
在“New Source Wizard”中，做如圖所示的設(shè)置。 ● “Select Source Type”中選擇新建文件類型為“IP(CORE Generator & Architecture Wizard)”。 ● “File name”即文件名，我們命名為“fifo_controller”。 ● “Location”下面輸入這個(gè)新建文件所存放的路徑，我們將其定位到工程路徑下的“ipcore_dir”文件夾下。 ● 勾選上“Add to project”。
完成以上設(shè)置后，點(diǎn)擊“Next”進(jìn)入下一步。 在“Select IP”頁(yè)面中，如圖所示，我們?cè)凇癡iewby Function”下面找到“Memories &Storage Elements à FIFOs à FIFO Generator”，單擊選中它，接著點(diǎn)擊“Next”進(jìn)入下一步。
如圖所示，彈出“Summary”頁(yè)面后，點(diǎn)擊“Finish”即可。 彈出的第1個(gè)頁(yè)面中，如圖所示，“InterfaceType”選擇“Native”，然后點(diǎn)擊“Next”到下一個(gè)配置頁(yè)面。
彈出的第2個(gè)頁(yè)面中，如圖所示，“Read/WriteClock Domains”選擇“IndependentClocks(RD_CLK, WR_CLK) Block RAM”，然后點(diǎn)擊“Next”到下一個(gè)配置頁(yè)面。
彈出的第3個(gè)頁(yè)面中，如圖所示，“Read Mode”選擇“Standard FIFO”。FIFO寫數(shù)據(jù)位寬“Write Width”輸入“8”bit；FIFO深度“Write Depth”輸入“32”，F(xiàn)IFO讀數(shù)據(jù)位寬“Read Width”輸入“16”bit。其他配置默認(rèn)即可，然后點(diǎn)擊“Next”到下一個(gè)配置頁(yè)面。
如圖所示，第4個(gè)頁(yè)面不需要額外配置，我們暫時(shí)不用這些相關(guān)信號(hào)。
余下3個(gè)頁(yè)面（第5、6、7頁(yè)）均使用默認(rèn)設(shè)置即可，點(diǎn)擊“Generate”生成FIFO。 |
