|
Xilinx FPGA入門連載12：PWM蜂鳴器驅(qū)動之引腳分配 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
復(fù)制sp6ex1整個文件夾，將其更名為sp6ex2。然后我們打開“…\sp6ex2\source_code”文件夾下的sp6.v源代碼文件。 刪除sp6.v文件原有的代碼，將上一個lesson的源碼整個復(fù)制進(jìn)去。如圖所示。
接著使用ISE打開剛剛移植好的sp6ex2文件夾下的工程。 這個例程的頂層源碼里有3個接口，即： input ext_clk_25m, //外部輸入25MHz時鐘信號 input ext_rst_n, //外部輸入復(fù)位信號，低電平有效 output reg beep //蜂鳴器控制信號，1--響，0--不響 這3個信號都是FPGA引腳上定義和外部設(shè)備連接的信號，因此我們需要將這些信號和FPGA的引腳進(jìn)行映射。 如圖所示，點擊ISE菜單上的“Tools à PlanAhead à I/O Pin Planning(PlanAhead) – Pre-Synthesis…”選項。
若彈出如下菜單，點擊“Yes”繼續(xù)。
如圖所示，在PlanAead界面最下面出現(xiàn)了“I/O Ports”列表中，有我們的3個信號接口，這里“Site”一列可以輸入它們對應(yīng)FPGA的引腳；“I/O Std”一列可以輸入I/O電平標(biāo)準(zhǔn)；對于輸出信號，“Drive Strength”一列還可以設(shè)置輸出驅(qū)動電流強(qiáng)度。
查看SF-SP6開發(fā)板的原理圖，如圖所示，這里BEEP對應(yīng)FPGA引腳號是27，那么前面我們就在Site列輸入P27；RST_N和CLK_25M分別為24和23，則輸入P24和P23。
完成分配后，別忘記保存后退出PlanAead界面。 除了使用PlanAead這種圖形界面方式分配引腳，也可以直接使用腳本語法分配引腳。下面先新建這個腳本文件，即ucf文件，我們前面在PlanAead界面分配的引腳信息也會存儲在這個ucf文件中。 在“Design àImplementation à Hierarchy”的任意空白處單擊右鍵，選擇“NewSource…”，如圖所示。
如圖所示，選擇“Implementation Contraints File”，輸入文件名和路徑，然后點擊“Next”。
接著彈出報告，點擊“Finish”完成創(chuàng)建。
如圖所示，此時的sp6.v下面多了一個sp6.ucf文件，選中它，接著在Processes下面雙擊“EditConstraints(Text)”。
ISE會調(diào)用Notepad++打開sp6.ucf文件，如圖所示，這里的腳本和我們前面使用PlanAhead進(jìn)行的引腳分配約束是一樣的。
|
