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Xilinx FPGA入門連載7：新建工程 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1jGjAhEm 
在本節(jié)，我們一起來動(dòng)手使用ISE創(chuàng)建一個(gè)FPGA工程。 首先，我們?cè)陔娔X的硬盤中創(chuàng)建一個(gè)名為“project”的文件夾，注意這個(gè)文件夾所在的路徑名稱中不要有任何的中文和符號(hào)（下劃線除外），即以數(shù)字和子母為主，例如筆者的路徑為“D:\myfpga\DK_SF_SP6\lesson”。 打開ISE，進(jìn)入主界面后，如圖所示，我們?cè)诓藛紊宵c(diǎn)擊“Fileà New Project…”。
在彈出的“New Project Wizard”中，分別做如下的設(shè)置： ● “Name”一欄輸入工程名稱，這里建議輸入“sp6”作為工程名稱。 ● “Location”一欄輸入工程所在的文件夾路徑，“D:\myfpga\DK_SF_SP6\lesson\project”即我們前面創(chuàng)建的專用于存放FPGA實(shí)例工程的文件夾。其中最后一級(jí)的名稱在我們輸入“Name”后自動(dòng)產(chǎn)生，即為“D:\myfpga\DK_SF_SP6\lesson\project\sp6”，我們建議最后一級(jí)自動(dòng)創(chuàng)建的文件夾由“sp6”修改為“sp6ex1”。 ● “Working Directory”一欄的路徑和“Location”一欄一致即可。 ● “Top-level source type”選擇“HDL”，即以HDL語言方式作為設(shè)計(jì)工程的頂層模塊。
完成以上設(shè)計(jì)后，點(diǎn)擊“Next”繼續(xù)。 在下一個(gè)彈出的“Project Settings”設(shè)置界面中，需要做如圖所示的設(shè)置。這里分別設(shè)置我們所使用FPGA的系列（Family）、器件型號(hào)（Device）、封裝（Package）、速度等級(jí)（Speed）、綜合工具（Synthesis Tools）、仿真工具（Simulator）、優(yōu)選語言（PreferredLanguage）等。根據(jù)我們所使用的SF-SP6開發(fā)套件，大家務(wù)必按照?qǐng)D示進(jìn)行設(shè)定。
完成設(shè)定后，點(diǎn)擊“Next”繼續(xù)。 接著彈出如圖所示的“Project Summary”界面，將前面設(shè)定的所有工程信息羅列出來，便于核對(duì)，我們點(diǎn)擊“Finish”完成工程創(chuàng)建。
此時(shí)，我們看到如圖所示，在ISE的“Design à Implementation”窗口下，出現(xiàn)了我們新創(chuàng)建工程的工程名“sp6”和器件名稱“xc6slx9-2tqg144”。
并且在文件夾“project”下，自動(dòng)產(chǎn)生了一個(gè)包含3個(gè)文件（文件夾）的新文件夾“sp6ex1”。
OK，工程創(chuàng)建完畢，是不是很簡單。不過這只是一個(gè)開頭，下面一節(jié)我們將要在這個(gè)工程中創(chuàng)建Verilog源代碼文件。 |
