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CMOS攝像頭接口時序設計5時序報告（特權同學版權所有） 本文節選自特權同學的圖書《FPGA設計實戰演練（邏輯篇）》（特權同學版權所有） 配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 約束完成后，參照前面章節Update Timing Netlist并且Write SDC File…，接著就可以重新編譯整個工程，再來看看這個時序分析的報告。如圖8.57和圖8.58所示，在報告中，數據的建立時間有9~13ns的余量，而保持時間也都有7~11ns的余量，可謂余量充足。（特權同學，版權所有） 
圖8.57 setup時序報告
圖8.58 hold時序報告 另外，我們也可以專門找一條路徑出來，看看它的具體時序路徑的分析。如圖8.59所示，vd[0]這條數據線的建立時間報告中，66ns的input max delay出現在了Data Arrival Path中。（特權同學，版權所有）
圖8.59 vd[0]路徑的setup時序報告 而在vd[0]的保持時間報告中，如圖8.60所示，7ns的input min delay則出現在了Data Arrival Path中。（特權同學，版權所有）
圖8.60 vd[0]路徑的hold時序報告 |
