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CMOS攝像頭接口時序設(shè)計4時序約束（特權(quán)同學(xué)版權(quán)所有） 本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計實戰(zhàn)演練（邏輯篇）》（特權(quán)同學(xué)版權(quán)所有） 配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 下面我們來添加時序約束，打開TimeQuest，點擊菜單欄的ContraintsàCreat Clock，做如圖8.54所示的設(shè)置，首先約束CMOS Sensor的同步時鐘VCLK。（特權(quán)同學(xué)，版權(quán)所有） 
圖8.54 VCLK時鐘約束 點擊ContraintsàSet Maximum Delay，對vdb[0] vdb[1] vdb[2] vdb[3] vdb[4] vdb[5] vdb[6] vdb[7] vhref的set_max_delay做如圖8.55所示的設(shè)置。（特權(quán)同學(xué)，版權(quán)所有）
圖8.55 set_max_delay約束 點擊ContraintsàSet Minimum Delay，對vdb[0] vdb[1] vdb[2] vdb[3] vdb[4] vdb[5] vdb[6] vdb[7] vhref的set_min_delay做如圖8.56所示的設(shè)置。（特權(quán)同學(xué)，版權(quán)所有）
圖8.56 set_min_delay約束 |
