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FPGA實(shí)戰(zhàn)演練邏輯篇62：CMOS攝像頭接口時(shí)序設(shè)計(jì)2實(shí)際分析

發(fā)布時(shí)間：2015-8-14 11:05 發(fā)布者：rousong1989

CMOS攝像頭接口時(shí)序設(shè)計(jì)2實(shí)際分析（特權(quán)同學(xué)版權(quán)所有）

本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》（特權(quán)同學(xué)版權(quán)所有）

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好，分析完理想的pin2reg模型，下面我們看看要復(fù)雜得多的實(shí)際情況。（特權(quán)同學(xué)，版權(quán)所有）

先看看CMOS Sensor的datasheet中提供的時(shí)序波形和相應(yīng)的建立、保持時(shí)間要求。如圖8.46所示。（特權(quán)同學(xué)，版權(quán)所有）

圖8.46 CMOS Sensor時(shí)序波形

波形中出現(xiàn)的時(shí)間參數(shù)定義如表8.2所示。（特權(quán)同學(xué)，版權(quán)所有）

表8.2 CMOS Sensor時(shí)序參數(shù)定義

名稱	定義	最小值標(biāo)準(zhǔn)值最大值	單位
tPDV	PCLK下降沿到數(shù)據(jù)有效時(shí)間。	5	ns
tSU	D[7:0]建立時(shí)間。	15	ns
tHD	D[7:0]保持時(shí)間。	8	ns
tPHH	PCLK下降沿到HREF上升沿時(shí)間。	0 5	ns
tPHL	PCLK下降沿到HREF下降沿時(shí)間。	0 5	ns

我們可以簡(jiǎn)單分析下這個(gè)datasheet中提供的時(shí)序波形和參數(shù)提供了一些什么樣的有用信息。我們重點(diǎn)關(guān)注PCLK和D[7:0]的關(guān)系，HREF其實(shí)也可以歸類到D[7:0]中一起分析，他們的時(shí)序關(guān)系基本是一致的（如果存在偏差，也可以忽略不計(jì)）。這個(gè)波形實(shí)際上表達(dá)的是從Sensor的芯片封裝引腳上輸出的PCLK和D[7:0]的關(guān)系，如圖8.47所示。而在理想狀況下，經(jīng)過PCB走線將這組信號(hào)連接到其他的芯片上（如CPU或FPGA），若盡可能保持走線長(zhǎng)度，在其他芯片的引腳上，PCLK和D[7:0]的關(guān)系基本還是不變的。那么，對(duì)于采集端來說，用PCLK的上升沿去鎖存D[7:0]就變得理所當(dāng)然了。而對(duì)于FPGA而言，從它的引腳到寄存器傳輸路徑上總歸是有延時(shí)存在的，那么PCLK和D[7:0]之間肯定不會(huì)是理想的對(duì)齊關(guān)系。而我們現(xiàn)在關(guān)心的是，相對(duì)于理想的對(duì)齊關(guān)系，PCLK和D[7:0]之間可以存在多大的相位偏差（最終可能會(huì)以一個(gè)延時(shí)時(shí)間范圍來表示）。在時(shí)序圖中，Tsu和Th雖然是PCLK和D[7:0]在Sensor內(nèi)部必須保證的建立時(shí)間和保持時(shí)間關(guān)系，但它同樣是在Sensor的輸出引腳上，必須得到保證的基本時(shí)序關(guān)系。因此，我們可以認(rèn)為：理想相位關(guān)系情況下，PCLK上升沿之前的Tsu時(shí)間（即15ns）到上升沿后的Th時(shí)間（即8ns）內(nèi)，D[7:0]是穩(wěn)定不變的。同樣的，理想情況下，PCLK的上升沿處于D[7:0]兩次數(shù)據(jù)變化的中央。換句話說，在D[7:0]保持當(dāng)前狀態(tài)的情況下，PCLK上升沿實(shí)際上在理想位置的Tsu時(shí)間和Th時(shí)間內(nèi)都是允許的。請(qǐng)大家記住這一點(diǎn)，下面我們需要利用這個(gè)信息對(duì)在FPGA內(nèi)部的PCLK和D[7:0]信號(hào)進(jìn)行時(shí)序約束。（特權(quán)同學(xué)，版權(quán)所有）

圖8.47 CMOS Sensor輸出信號(hào)模型

明確了PCLK和D[7:0]之間應(yīng)該保持的關(guān)系后，我們?cè)賮砜纯此麄儚腃MOS Sensor的引腳輸出后，到最終在FPGA內(nèi)部的寄存器被采樣鎖存，這整個(gè)路徑上的各種“艱難險(xiǎn)阻”（延時(shí)）。如圖8.48所示，這是外部CMOS Sensor和FPGA接口的寄存器路徑模型。在這個(gè)路徑分析中，我們不去考慮CMOS Sensor內(nèi)部的時(shí)序關(guān)系，我們只關(guān)心它的輸出引腳上的信號(hào)。先看時(shí)鐘PCLK的路徑延時(shí)，在PCB上的走線延時(shí)為Tcpcb，在FPGA內(nèi)部，從進(jìn)入FPGA的引腳到寄存器的時(shí)鐘輸入端口的延時(shí)為Tcl。再看數(shù)據(jù)D[7:0]的延時(shí)，在PCB上的走線延時(shí)為Tdpcb，在FPGA內(nèi)部的引腳到寄存器輸入端口延時(shí)為Tp2r。而FPGA的寄存器同樣有建立時(shí)間Tsu和保持時(shí)間Th要求，也必須在整個(gè)路徑的傳輸時(shí)序中予以考慮。（特權(quán)同學(xué)，版權(quán)所有）

圖8.48 CMOS Sensor和FPGA連接的寄存器模型

另外，從前面的分析，我們得到了PCLK和D[7:0]之間應(yīng)該滿足的關(guān)系。那么，為了保證PCLK和D[7:0]穩(wěn)定的進(jìn)行傳輸，我們可以得到這樣一個(gè)基本的關(guān)系必須滿足：

對(duì)于建立時(shí)間，有：

Launch edge + Tdpcb + Tp2r + Tsu

對(duì)于保持時(shí)間，有：

(Launch edge + Tdpcb + Tr2p) -(latch edge + Tcpcb + Tcl) > Th

關(guān)于launch edge和latch edge，對(duì)于我們當(dāng)前的設(shè)計(jì)，如圖8.49所示。（特權(quán)同學(xué)，版權(quán)所有）

圖8.49 pin2reg的launch edge和latch edge關(guān)系

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