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VGA驅動接口時序設計之7優化 本文節選自特權同學的圖書《FPGA設計實戰演練（邏輯篇）》 配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 最后，再次編譯系統，查看時序報告。如圖8.41和圖8.42所示，我們看到數據總線的Setup和Hold時間的余量都很充足，這樣看來，我們的設計達到了時序收斂的目的。（特權同學，版權所有） 
圖8.41 setup時間時序分析報告
圖8.42 hold時間時序分析報告 為了幫助大家進一步的理解時序的概念，這里可以找一條路徑，將他們的建立時間和保持時間波形圖同時拉出來，如圖8.43所示，大家便可一目了然。建立時間和保持時間會分別使用他們最壞的情況進行分析，然后得出相應的時序余量。左圖的豎線條是時鐘的latch沿，我們看在它前面9.713ns數據都是保持穩定的，完全滿足ADV7123芯片datasheet上的0.2ns建立時間要求；右圖的豎線條是保持時間的latch沿，它和launch沿是對齊的，我們看到它以后大約3.9ns數據才會發生變化，也完全滿足ADV7123芯片datasheet上的1.5ns保持時間要求。（特權同學，版權所有）
圖8.43 某路徑的setup時間和hold時間波形示意圖 |
