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VGA驅(qū)動(dòng)接口時(shí)序設(shè)計(jì)之2源同步接口 本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》 配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 好，有了這些信息，我們可以分析一下這個(gè)接口的時(shí)序要求，然后對(duì)其進(jìn)行約束。這個(gè)輸出的信號(hào)，其實(shí)是很典型的源同步接口，它的時(shí)鐘和數(shù)據(jù)都是由FPGA來驅(qū)動(dòng)產(chǎn)生的。一般的源同步接口的寄存器模型如圖8.25所示。在我們的這個(gè)系統(tǒng)中，發(fā)送端是FPGA，而接收端是ADV7123芯片。如果傳輸?shù)乃俾时容^高，那么數(shù)據(jù)和時(shí)鐘上升沿的嚴(yán)格對(duì)齊則要依靠PLL產(chǎn)生可調(diào)相位的時(shí)鐘信號(hào)來保證。不過，我們這個(gè)25MHz或者50MHz的時(shí)鐘通過較好的時(shí)序分析和約束后，則不必動(dòng)用PLL。（特權(quán)同學(xué)，版權(quán)所有） 
圖8.25 源同步接口寄存器模型 |
