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VGA驅(qū)動(dòng)接口時(shí)序設(shè)計(jì)之1概述 本文節(jié)選自特權(quán)同學(xué)的圖書《FPGA設(shè)計(jì)實(shí)戰(zhàn)演練（邏輯篇）》 配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt 第六章第8節(jié)中我們給出了VGA/SVGA顯示驅(qū)動(dòng)設(shè)計(jì)的實(shí)例，而那里所涉及的ADV7123芯片的驅(qū)動(dòng)接口便是一組典型的FPGA輸出接口。對(duì)于FPGA設(shè)計(jì)而言，這些輸出接口需要進(jìn)行reg2pin的時(shí)序約束，本節(jié)我們就通過這個(gè)VGA接口時(shí)序的分析來(lái)分析reg2pin路徑。（特權(quán)同學(xué)，版權(quán)所有） 我們可以先回顧一下第三章中給出的VGA驅(qū)動(dòng)實(shí)例的硬件接口框圖。如圖8.22所示，在這個(gè)框圖中，我們主要分析FPGA器件和ADV7123芯片之間的接口，即圖中所示意的控制信號(hào)、R色彩、G色彩和B色彩。ADV7123的控制信號(hào)即同步時(shí)鐘lcd_clk和轉(zhuǎn)換數(shù)據(jù)有效指示信號(hào)adv7123_blank_n；色彩信號(hào)即lcd_r[4:0]、lcd_g[5:0]和lcd_b[4:0]。（特權(quán)同學(xué)，版權(quán)所有） 
圖8.22 VGA驅(qū)動(dòng)實(shí)例硬件接口框圖 要對(duì)上述輸出信號(hào)的時(shí)序進(jìn)行約束，使其滿足設(shè)計(jì)要求，就必須先參考ADV7123芯片的datasheet，了解它的一些基本時(shí)序關(guān)系和時(shí)序參數(shù)，然后把這些時(shí)序信息套入前面給出的基本的reg2pin模型中進(jìn)行分析。（特權(quán)同學(xué)，版權(quán)所有） 對(duì)于ADV7123來(lái)說，在它的輸入引腳上，理想的時(shí)鐘和數(shù)據(jù)波形如圖8.23所示。在驅(qū)動(dòng)時(shí)鐘lcd_clk信號(hào)的上升沿，將對(duì)所有的數(shù)據(jù)和控制信號(hào)進(jìn)行鎖存。（特權(quán)同學(xué)，版權(quán)所有）
file:///C:/Users/pc/AppData/Local/Temp/msohtmlclip1/01/clip_image002.gif 圖8.23 ADV7123理想的時(shí)鐘和數(shù)據(jù)時(shí)序波形 我們還要進(jìn)一步關(guān)心這些數(shù)據(jù)鎖存時(shí)，時(shí)鐘信號(hào)所需要的數(shù)據(jù)建立時(shí)間和保持時(shí)間是否滿足要求。再來(lái)看圖8.24，這里所示意的t1其實(shí)就是數(shù)據(jù)的建立時(shí)間，而t2則是數(shù)據(jù)的保持時(shí)間。（特權(quán)同學(xué)，版權(quán)所有）
圖8.24 ADV7123數(shù)據(jù)傳輸?shù)慕r(shí)間和保持時(shí)間 從對(duì)應(yīng)的時(shí)序表中，我們找到了t1>0.2ns，t2>1.5ns這樣的信息。 表8.1 ADV7123時(shí)序參數(shù)表
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