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FPGA實戰演練邏輯篇30：FT232之UART電路設計

發布時間：2015-5-29 10:17    發布者：rousong1989
FT232之UART電路設計
本文節選自特權同學的圖書《FPGA設計實戰演練（邏輯篇）》
配套例程下載鏈接：http://pan.baidu.com/s/1pJ5bCtt
FT232芯片內部功能框圖如圖6.68所示。它通過USB的D+/D-與PC進行通信，芯片內部能夠根據USB協議對數據進行處理，最終通過FIFO將這些數據轉換為UART協議和我們的FPGA進行通信。（特權同學，版權所有）
圖6.68 FT232芯片內部功能框圖
         FT232R的接口電路如圖6.69所示。P4為USB port，用于連接PC，UART_TX和UART_RX分別為FT232R芯片的UART發送和UART接收信號，對應的，UART_TX就是FPGA的UART接收，而UART_RX就是FPGA的UART發送信號。D2和D3連接著U2-23/22，在UART_RX和UART_TX收發的時候它們會閃爍以指示工作狀態。（特權同學，版權所有）
圖6.69 FT232接口電路
         FT232R的引腳定義如表3.8所示。（特權同學，版權所有）
表3.8 FT232引腳定義
  
引腳號
  
引腳名稱
類型
說明
15
USBDP
I/O
USB差分信號正，內部集成串聯電阻和1.5K ohm上拉到3.3V。
16
USBDM
I/O
USB差分信號負，內部集成串聯電阻。
4
VCCIO
PWR
I/O供電電壓。
7,18,21
GND
PWR
芯片的地引腳。
17
3V3OUT
O
經過內部LDO輸出的3.3V電壓，最大供電電流50mA。
20
VCC
PWR
芯片核電壓，可以供3.3V~5.25V。
25
AGND
PWR
用于內部時鐘倍頻的模擬地。
8,24
NC
NC
無連接。
19
RESET#
I
復位引腳，低電平有效。內部有上拉電阻，不使用該引腳可以浮空。
26
TEST
I
內部測試引腳，正常工作是必須接地。
27
OSCI
I
12MHz晶體輸入引腳。
28
OSCO
O
12MHz晶體輸出引腳。
1
TXD
O
芯片的UART數據發送信號。
2
DRT#
O
數據終端準備控制輸出/握手信號。
3
RTS#
O
請求發送控制輸出/握手信號。
5
RXD
I
芯片的UART數據接收信號。
6
RI#
I
振鈴提示控制輸入信號。
9
DSR#
I
數據設置準備控制輸入/握手信號。
10
DCD#
I
數據傳輸檢測控制輸入。
11
CTS#
I
清除發送控制輸入/握手信號。
12
CBUS4
I/O
可配置CBUS輸出引腳。
13
CBUS2
I/O
可配置CBUS輸出引腳。
14
CBUS3
I/O
可配置CBUS輸出引腳。
22
CBUS1
I/O
可配置CBUS輸出引腳。
23
CBUS0
I/O
可配置CBUS輸出引腳。

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