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Xilinx UltraScale 架構(gòu)針對(duì)要求最嚴(yán)苛的應(yīng)用，提供了前所未有的ASIC級(jí)的系統(tǒng)級(jí)集成和容量。 UltraScale架構(gòu)是業(yè)界首次在All Programmable架構(gòu)中應(yīng)用最先進(jìn)的ASIC架構(gòu)優(yōu)化。該架構(gòu)能從20nm平面FET結(jié)構(gòu)擴(kuò)展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù)，同時(shí)還能從單芯片擴(kuò)展到3D IC。借助Xilinx Vivado設(shè)計(jì)套件的分析型協(xié)同優(yōu)化，UltraScale架構(gòu)可以提供海量數(shù)據(jù)的路由功能，同時(shí)還能智能地解決先進(jìn)工藝節(jié)點(diǎn)上的頭號(hào)系統(tǒng)性能瓶頸。這種協(xié)同設(shè)計(jì)可以在不降低性能的前提下達(dá)到實(shí)現(xiàn)超過(guò)90%的利用率。 UltraScale架構(gòu)的突破包括： • 幾乎可以在晶片的任何位置戰(zhàn)略性地布置類(lèi)似于ASIC的系統(tǒng)時(shí)鐘，從而將時(shí)鐘歪斜降低達(dá)50% • 系統(tǒng)架構(gòu)中有大量并行總線(xiàn)，無(wú)需再使用會(huì)造成時(shí)延的流水線(xiàn)，從而可提高系統(tǒng)速度和容量 • 甚至在要求資源利用率達(dá)到90%及以上的系統(tǒng)中，也能消除潛在的時(shí)序收斂問(wèn)題和互連瓶頸 • 可憑借3D IC集成能力構(gòu)建更大型器件，并在工藝技術(shù)方面領(lǐng)先當(dāng)前行業(yè)標(biāo)準(zhǔn)整整一代 • 能在更低的系統(tǒng)功耗預(yù)算范圍內(nèi)顯著提高系統(tǒng)性能，包括多Gb串行收發(fā)器、I/O以及存儲(chǔ)器帶寬 • 顯著增強(qiáng)DSP與包處理性能 賽靈思UltraScale架構(gòu)為超大容量解決方案設(shè)計(jì)人員開(kāi)啟了一個(gè)全新的領(lǐng)域。 越多越好 自從“全面數(shù)字化”（all things digital）概念引入以來(lái)，“越多越好”成為了所有市場(chǎng)領(lǐng)域中數(shù)字系統(tǒng)的一種基本的、必然的發(fā)展趨勢(shì)。這一期望成為了促使系統(tǒng)要求更高分辨率、更高帶寬和更大存儲(chǔ)量的基本動(dòng)力。而“更多”這一理念同時(shí)從邏輯上也引發(fā)了如下事實(shí)的產(chǎn)生： • 更多的器件生成更多數(shù)據(jù)。 • 更多的數(shù)據(jù)意味著數(shù)據(jù)必須更快流動(dòng)。 • 更多快速流動(dòng)的數(shù)據(jù)要求計(jì)算速度更快。 • 更多的應(yīng)用需要更快速地訪(fǎng)問(wèn)更多數(shù)據(jù)。 • 數(shù)據(jù)量的增長(zhǎng)和數(shù)據(jù)速率的提高對(duì)數(shù)據(jù)完整性提出了更高要求。 目前幾乎每個(gè)領(lǐng)域的數(shù)據(jù)創(chuàng)建和數(shù)據(jù)傳輸速率都在快速增長(zhǎng)，這會(huì)加大對(duì)新型器件架構(gòu)的需求，以應(yīng)對(duì)如下問(wèn)題所帶來(lái)的重重挑戰(zhàn)： • 海量數(shù)據(jù)流以及類(lèi)似于ASIC的時(shí)鐘布線(xiàn) • 海量I/O和存儲(chǔ)器帶寬 • 更快的DSP和包處理 • 電源管理 • 多級(jí)安全 UltraScale架構(gòu)：賽靈思的新一代All Programmable架構(gòu) 為了達(dá)到每秒數(shù)百Gb的系統(tǒng)性能和全線(xiàn)速下的智能處理能力，并擴(kuò)展到Tb級(jí)和每秒萬(wàn)億次浮點(diǎn)運(yùn)算，需要采用一種新的架構(gòu)方案。為此，我們要做的不僅僅是簡(jiǎn)單地提高每個(gè)晶體管或系統(tǒng)模塊的性能，或擴(kuò)展系統(tǒng)中的模塊數(shù)量，而是要從根本上改善通信、時(shí)鐘、關(guān)鍵路徑和互連功能，以滿(mǎn)足海量數(shù)據(jù)流、實(shí)時(shí)數(shù)據(jù)包和圖像處理需求。 UltraScale™ 架構(gòu)通過(guò)在一個(gè)全面可編程（All Programmable）架構(gòu)中應(yīng)用最先進(jìn)的ASIC 技術(shù)，可應(yīng)對(duì)上述需要海量I/O和存儲(chǔ)器帶寬、海量數(shù)據(jù)流以及卓越DSP和包處理性能的挑戰(zhàn)。。UltraScale架構(gòu)經(jīng)過(guò)精調(diào)可提供大規(guī)模布線(xiàn)能力并且與Vivado®設(shè)計(jì)工具進(jìn)行協(xié)同優(yōu)化，因此該架構(gòu)的利用率達(dá)到了空前的高水平（超過(guò)90%），而且不會(huì)降低性能。 UltraScale架構(gòu)是業(yè)界首次在All Programmable架構(gòu)中應(yīng)用最先進(jìn)的ASIC架構(gòu)優(yōu)化該架構(gòu)能從20nm平面FET結(jié)構(gòu)擴(kuò)展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù)，同時(shí)還能從單芯片擴(kuò)展到3D IC。UltraScale架構(gòu)不僅能解決系統(tǒng)總吞吐量擴(kuò)展和時(shí)延方面的局限性，而且還能直接應(yīng)對(duì)先進(jìn)工藝節(jié)點(diǎn)上的頭號(hào)系統(tǒng)性能瓶頸，即互連問(wèn)題。 Xilinx UltraScale架構(gòu)旨在滿(mǎn)足下一代系統(tǒng)級(jí)性能要求。（見(jiàn)圖1） 
圖1：下一代高性能目標(biāo)應(yīng)用范例 賽靈思對(duì)UltraScale架構(gòu)進(jìn)行了數(shù)百項(xiàng)設(shè)計(jì)提升，并將這些改進(jìn)實(shí)現(xiàn)有機(jī)結(jié)合，讓設(shè)計(jì)團(tuán)隊(duì)能夠打造出比以往功能更強(qiáng)、運(yùn)行速度更快、單位功耗性能更高的系統(tǒng)。見(jiàn)圖2。
圖2：Xilinx UltraScale架構(gòu) UltraScale架構(gòu)與Vivado™設(shè)計(jì)套件結(jié)合使用可提供如下這些新一代系統(tǒng)級(jí)功能： • 針對(duì)寬總線(xiàn)進(jìn)行優(yōu)化的海量數(shù)據(jù)流，可支持?jǐn)?shù)Tb級(jí)吞吐量和最低時(shí)延 • 高度優(yōu)化的關(guān)鍵路徑和內(nèi)置高速存儲(chǔ)器，級(jí)聯(lián)后可消除DSP和包處理中的瓶頸 • 增強(qiáng)型DSP slice包含27x18位乘法器和雙加法器，可以顯著提高定點(diǎn)和IEEE 754標(biāo)準(zhǔn)浮點(diǎn)算法的性能與效率 • 第二代3D IC系統(tǒng)集成的晶片間帶寬以及最新3D IC寬存儲(chǔ)器優(yōu)化接口均實(shí)現(xiàn)階梯式增長(zhǎng) • 類(lèi)似于ASIC的多區(qū)域時(shí)鐘，提供具備超低時(shí)鐘歪斜和高性能擴(kuò)展能力的低功耗時(shí)鐘網(wǎng)絡(luò) • 海量I/O和存儲(chǔ)器帶寬，用多個(gè)硬化的ASIC級(jí)100G以太網(wǎng)、Interlaken和PCIe® IP核優(yōu)化，可支持新一代存儲(chǔ)器接口功能并顯著降低時(shí)延 • 電源管理可對(duì)各種功能元件進(jìn)行寬范圍的靜態(tài)與動(dòng)態(tài)電源門(mén)控，實(shí)現(xiàn)顯著節(jié)能降耗 • 新一代安全策略，提供先進(jìn)的AES比特流解密與認(rèn)證方法、更多密鑰模糊處理功能以及安全器件編程 • 通過(guò)與Vivado工具協(xié)同優(yōu)化消除布線(xiàn)擁塞問(wèn)題，實(shí)現(xiàn)了90%以上的器件利用率，同時(shí)不降低性能或增大時(shí)延 系統(tǒng)設(shè)計(jì)人員將這些系統(tǒng)級(jí)功能進(jìn)行多種組合，以解決各種問(wèn)題。下面的寬數(shù)據(jù)路徑方框圖可以很好地說(shuō)明這一問(wèn)題。見(jiàn)圖3.
圖3:Tb級(jí)I/O需要海量的并行數(shù)據(jù)路徑 圖中，數(shù)據(jù)速率高達(dá)Tbps的數(shù)據(jù)流從從左側(cè)流入再?gòu)挠覀?cè)流出。系統(tǒng)必須在左右兩側(cè)的I/O端口之間傳輸數(shù)據(jù)流，同時(shí)還要執(zhí)行必要的處理工作。可以通過(guò)高速串行收發(fā)器來(lái)進(jìn)行I/O傳輸，運(yùn)行速率高達(dá)數(shù)Gbps。一旦數(shù)Gbps的串行數(shù)據(jù)流進(jìn)入器件，就必須扇出（fan out），以便與片上資源的數(shù)據(jù)流、路由和處理能力相匹配。 Tb級(jí)系統(tǒng)的設(shè)計(jì)挑戰(zhàn)：時(shí)鐘歪斜與海量數(shù)據(jù)流 舉一個(gè)現(xiàn)實(shí)的實(shí)例，假設(shè)左側(cè)和右側(cè)I/O端口的帶寬為100Gb/s。這意味著片上資源也必須要處理至少100Gb/s的流量。設(shè)計(jì)人員一般采用512至1024位的寬總線(xiàn)或數(shù)據(jù)路徑來(lái)處理相關(guān)的數(shù)據(jù)吞吐量，產(chǎn)生一個(gè)與片上資源功能相匹配的系統(tǒng)時(shí)鐘。如果線(xiàn)速提高到400Gb/s，那么總線(xiàn)寬度達(dá)到1024至2048位也并不少見(jiàn)。 現(xiàn)在考慮一下這類(lèi)總線(xiàn)的時(shí)鐘要求。在UltraScale架構(gòu)推出之前，高系統(tǒng)時(shí)鐘頻率運(yùn)行會(huì)使這些海量數(shù)據(jù)路徑上的時(shí)鐘歪斜程度增大，甚至達(dá)到整個(gè)系統(tǒng)時(shí)鐘周期的將近一半。時(shí)鐘歪斜幾乎占用一半的時(shí)鐘周期，這種情況下設(shè)計(jì)方案需要依靠大量流水線(xiàn)才有可能達(dá)到目標(biāo)系統(tǒng)性能。只剩下一半的時(shí)鐘周期可用于計(jì)算，因此得到可行解決方案的幾率就會(huì)很低。大量使用流水線(xiàn)不僅會(huì)占用大量寄存器資源，而且還會(huì)對(duì)系統(tǒng)的總時(shí)延造成巨大影響，這也再次證明了這種方法在當(dāng)今的高性能系統(tǒng)中不可行。 UltraScale架構(gòu)提供類(lèi)似ASIC時(shí)鐘功能 多虧UltraScale 架構(gòu)提供類(lèi)似ASIC的多區(qū)域時(shí)鐘功能，使得設(shè)計(jì)人員現(xiàn)在可以將系統(tǒng)級(jí)時(shí)鐘放在整個(gè)晶片的任何最佳位置上，從而使系統(tǒng)級(jí)時(shí)鐘歪斜降低多達(dá)50%。將時(shí)鐘驅(qū)動(dòng)的節(jié)點(diǎn)放在功能模塊的幾何中心并且平衡不同葉節(jié)點(diǎn)時(shí)鐘單元(leaf clock cell)的時(shí)鐘歪斜，這樣可以打破阻礙實(shí)現(xiàn)多Gb系統(tǒng)級(jí)性能的一個(gè)最大瓶頸。系統(tǒng)總體時(shí)鐘歪斜降低后，就無(wú)需再使用大量流水線(xiàn)，并可消除隨之而來(lái)的時(shí)延問(wèn)題。UltraScale架構(gòu)中類(lèi)似于ASIC的時(shí)鐘功能不僅能移除時(shí)鐘布置方面的限制，還能在系統(tǒng)設(shè)計(jì)中實(shí)現(xiàn)大量獨(dú)立的高性能、低歪斜時(shí)鐘源。這與前幾代可編程邏輯器件中所采用的時(shí)鐘方案完全不同。從系統(tǒng)設(shè)計(jì)人員的角度出發(fā)，這種解決方案能輕松解決時(shí)鐘歪斜問(wèn)題。 從容應(yīng)對(duì)海量數(shù)據(jù)流挑戰(zhàn) 極高性能應(yīng)用一般采用寬總線(xiàn)或?qū)挃?shù)據(jù)路徑來(lái)匹配路由到片上處理資源的數(shù)據(jù)流。然而采用寬總線(xiàn)來(lái)擴(kuò)展性能時(shí)，除了要簡(jiǎn)單處理時(shí)鐘歪斜問(wèn)題外，還要應(yīng)對(duì)一系列自身挑戰(zhàn)。眾所周知，同類(lèi)競(jìng)爭(zhēng)架構(gòu)經(jīng)證實(shí)其適用于高性能設(shè)計(jì)的布線(xiàn)資源非常有限且缺乏靈活性。如果FPGA的互連架構(gòu)性能較低，那么用它來(lái)實(shí)現(xiàn)100Gb/s吞吐量的應(yīng)用時(shí)，需要將數(shù)據(jù)總線(xiàn)提升到1536至2048位的寬度。 盡管更寬的總線(xiàn)實(shí)現(xiàn)方案可以降低系統(tǒng)時(shí)鐘頻率，但由于缺乏支持寬總線(xiàn)系統(tǒng)所需的布線(xiàn)資源，因此會(huì)產(chǎn)生嚴(yán)重的時(shí)序收斂問(wèn)題。而且有些FPGA廠商采用的是過(guò)時(shí)的模擬退火布局布線(xiàn)算法，不考慮擁塞程度和總線(xiàn)路長(zhǎng)度等全局設(shè)計(jì)指標(biāo)，因此會(huì)進(jìn)一步加劇時(shí)序收斂問(wèn)題。這樣，設(shè)計(jì)人員就不得不進(jìn)行多方面權(quán)衡，包括降低系統(tǒng)性能（通常不可取）；使用大量流水線(xiàn)，不惜增大時(shí)延；或者降低可用器件資源利用率。在任何情況下，經(jīng)證明這些解決方案都是不佳或存在欠缺的方案。最重要的是，傳統(tǒng)FPGA中布線(xiàn)資源（用于滿(mǎn)足100Gb/s應(yīng)用的要求）的局限性幾乎可以說(shuō)明它們不可能適用新一代多Tb應(yīng)用的要求，即便能適用，但器件的利用率會(huì)非常低，時(shí)延極高。 更為復(fù)雜的問(wèn)題在于，通過(guò)大量的寬數(shù)據(jù)總線(xiàn)來(lái)擴(kuò)展性能會(huì)帶來(lái)額外的代價(jià)，那就是需要顯著增加邏輯電路開(kāi)銷(xiāo)用以支持寬總線(xiàn)的實(shí)施，從而進(jìn)一步加大實(shí)現(xiàn)時(shí)序收斂的難度。 以以太網(wǎng)數(shù)據(jù)包大小為例可以很好地說(shuō)明這個(gè)情況。以太網(wǎng)的數(shù)據(jù)包最小為64字節(jié)（512位）。假設(shè)采用2048位寬的總線(xiàn)來(lái)實(shí)現(xiàn)400G的系統(tǒng)，那么總線(xiàn)最多容納4個(gè)數(shù)據(jù)包。 在2048位寬的總線(xiàn)中存在多種數(shù)據(jù)包組合形式，例如4個(gè)完整數(shù)據(jù)包或者1個(gè)、2個(gè)或3個(gè)完整或部分?jǐn)?shù)據(jù)包，這樣需要使用大量邏輯來(lái)處理不同的情況與組合。需要大量復(fù)雜的重復(fù)邏輯來(lái)應(yīng)對(duì)這些可能的組合。此外，如果總線(xiàn)要求對(duì)四個(gè)數(shù)據(jù)包進(jìn)行同時(shí)處理并寫(xiě)入到存儲(chǔ)器中，那么可能需要對(duì)邏輯的某些部分進(jìn)行加速（或擴(kuò)展性能）。可以考慮通過(guò)邏輯加速或用四個(gè)獨(dú)立的相同存儲(chǔ)器控制器來(lái)相繼處理多個(gè)數(shù)據(jù)包，但這些方式會(huì)進(jìn)一步加大布線(xiàn)資源的壓力，迫使架構(gòu)必須具備更多的高性能、低歪斜布線(xiàn)資源。參見(jiàn)圖4。
圖4：增加數(shù)據(jù)路徑時(shí)鐘寬度和時(shí)鐘速率需要更多邏輯和布線(xiàn)資源 半導(dǎo)體工藝的擴(kuò)展影響互連技術(shù) 隨著業(yè)界向20nm或更高級(jí)半導(dǎo)體工藝技術(shù)推進(jìn)，在與銅線(xiàn)互連有關(guān)的RC延遲方面出現(xiàn)了新的挑戰(zhàn)，它會(huì)阻礙向新工藝節(jié)點(diǎn)演進(jìn)所實(shí)現(xiàn)的性能提升效果。晶體管互連延遲的增加會(huì)直接影響所能實(shí)現(xiàn)的總體系統(tǒng)性能，因此更加需要所使用的布線(xiàn)架構(gòu)能提供滿(mǎn)足新一代應(yīng)用要求的性能等級(jí)。UltraScale布線(xiàn)架構(gòu)在開(kāi)發(fā)過(guò)程中充分考慮了新一代工藝技術(shù)的特點(diǎn)，而且能明顯減輕銅線(xiàn)互連的影響——如不進(jìn)行妥善處理會(huì)成為系統(tǒng)性能瓶頸。 UltraScale互連架構(gòu)：針對(duì)海量數(shù)據(jù)流進(jìn)行優(yōu)化 UltraScale新一代互連架構(gòu)的推出體現(xiàn)了可編程邏輯布線(xiàn)技術(shù)的真正突破。賽靈思致力于滿(mǎn)足從多Gb智能包處理到多Tb數(shù)據(jù)路徑等新一代應(yīng)用需求，即必須支持海量數(shù)據(jù)流。在實(shí)現(xiàn)寬總線(xiàn)邏輯模塊（將總線(xiàn)寬度擴(kuò)展至512位、1024位甚至更高）的過(guò)程中，布線(xiàn)或互連擁塞問(wèn)題一直是影響實(shí)現(xiàn)時(shí)序收斂和高質(zhì)量結(jié)果的主要制約因素。過(guò)于擁堵的邏輯設(shè)計(jì)通常無(wú)法在早期器件架構(gòu)中進(jìn)行布線(xiàn)；即使工具能夠?qū)砣脑O(shè)計(jì)進(jìn)行布線(xiàn)，最終設(shè)計(jì)也經(jīng)常需要在低于預(yù)期的時(shí)鐘速率下運(yùn)行。而UltraScale布線(xiàn)架構(gòu)則能完全消除布線(xiàn)擁塞問(wèn)題。結(jié)論很簡(jiǎn)單：只要設(shè)計(jì)合理，就能進(jìn)行布線(xiàn)。 我們來(lái)做個(gè)類(lèi)比。位于市中心的一個(gè)繁忙十字路口，交通流量的方向是從北到南，從南到北，從東到西，從西到東，有些車(chē)輛正試圖掉頭，所有交通車(chē)輛試圖同時(shí)移動(dòng)。這樣通常就會(huì)造成大堵車(chē)。現(xiàn)在考慮一下將這樣的十字路口精心設(shè)計(jì)為現(xiàn)代化高速公路或主干道，情況又會(huì)如何。道路設(shè)計(jì)人員設(shè)計(jì)出了專(zhuān)用坡道（快行道），用以將交通流量從主要高速路口的一端順暢地疏導(dǎo)至另一端。交通流量可以從高速路的一端全速移動(dòng)到另一端，不存在堵車(chē)現(xiàn)象。 賽靈思為UltraScale架構(gòu)加入了類(lèi)似的快行道。這些新增的快行道可供附近的邏輯元件之間傳輸數(shù)據(jù)，盡管這些元件并不一定相鄰，但它們?nèi)酝ㄟ^(guò)特定的設(shè)計(jì)實(shí)現(xiàn)邏輯上的連接。這樣，UltraScale架構(gòu)所能管理的數(shù)據(jù)量就會(huì)呈指數(shù)級(jí)上升，如圖5所示。
圖5：增加真實(shí)有效的路由路徑可以幫助解決日益增長(zhǎng)的系統(tǒng)復(fù)雜性 UltraScale架構(gòu)堆疊硅片互聯(lián)技術(shù)全面強(qiáng)化所有功能 很少有開(kāi)發(fā)的技術(shù)能夠像堆疊硅片互聯(lián)（SSI）技術(shù)集成那樣對(duì)器件容量和性能產(chǎn)生如此重大的影響，這已得到了賽靈思第一代基于7系列All Programmable器件的3D IC產(chǎn)品的驗(yàn)證。集成SSI技術(shù)后，設(shè)計(jì)人員可以構(gòu)建出工藝技術(shù)領(lǐng)先行業(yè)標(biāo)準(zhǔn)整整一代水平的更大型器件。而且該技術(shù)在賽靈思第二代基于UltraScale架構(gòu)的3D IC產(chǎn)品中也同樣會(huì)達(dá)到這種效果。 由于3D IC中硅片間通信連接比獨(dú)立封裝的硅片間通信連接更密集、更快速，因此硅片間的通信所需功耗更低（假設(shè)硅片無(wú)需驅(qū)動(dòng)硅片到封裝間互連以及板級(jí)互連的附加阻抗）。所以，與獨(dú)立封裝的硅片相比，SSI技術(shù)的集成能夠在顯著擴(kuò)大容量和性能的同時(shí)降低功耗。此外，由于無(wú)法輕易訪(fǎng)問(wèn)電路板層面的硅片間通信，這樣系統(tǒng)安全性也得到了加強(qiáng)。 Virtex®UltraScale和Kintex®UltraScale系列成員在第二代3D IC中的連接資源數(shù)量以及相關(guān)的硅片間帶寬都實(shí)現(xiàn)了階梯式增長(zhǎng)。布線(xiàn)資源和硅片間帶寬的大幅增長(zhǎng)確保了新一代應(yīng)用能夠在實(shí)現(xiàn)其高器件利用率的前提下達(dá)到目標(biāo)性能和時(shí)序收斂。 智能、快速處理的挑戰(zhàn) 對(duì)于任何高性能系統(tǒng)來(lái)說(shuō)，無(wú)論目標(biāo)是提高數(shù)據(jù)包吞吐量，還是增大DSP GMAC，亦或是增加屏幕的每秒顯示像素，所面臨的技術(shù)挑戰(zhàn)都是相同的，如圖6所示。
圖6：高性能系統(tǒng)需要海量的數(shù)據(jù)帶寬 無(wú)論對(duì)于哪種應(yīng)用，問(wèn)題描述起來(lái)都很簡(jiǎn)單，即大量數(shù)據(jù)以數(shù)十至數(shù)百GB的速度通過(guò)多個(gè)高速串行端口進(jìn)入系統(tǒng)。應(yīng)將這些高速數(shù)據(jù)路由到處理邏輯并進(jìn)行實(shí)時(shí)處理，這一般要求采用較高的DSP或包處理速度來(lái)應(yīng)對(duì)高數(shù)據(jù)速率。輸入數(shù)據(jù)和中間處理結(jié)果數(shù)據(jù)必須存儲(chǔ)在系統(tǒng)中或靠近處理元件的地方，或者存放在與系統(tǒng)臨近的大容量存儲(chǔ)器內(nèi)。數(shù)據(jù)經(jīng)過(guò)處理后，必須路由至高速輸出收發(fā)器進(jìn)行發(fā)送。如圖6所示： • 通過(guò)高速串行線(xiàn)路實(shí)現(xiàn)系統(tǒng)數(shù)據(jù)的輸入和輸出要求利用可靠的多Gb串行收發(fā)器實(shí)現(xiàn)很高的I/O帶寬。串行收發(fā)器必須可靠并具備非常低的誤碼率。 • 大量并行布局線(xiàn)路從多Gb串行收發(fā)器扇出至廣泛的功能處理模塊，這需要通過(guò)低時(shí)鐘歪斜的寬扇出能力才能實(shí)現(xiàn)。布置大量并行總線(xiàn)的難度比較大。 • 要對(duì)海量數(shù)據(jù)流進(jìn)行處理，就要采用高吞吐量的邏輯模塊和DSP模塊，并要通過(guò)高帶寬存儲(chǔ)器接口實(shí)現(xiàn)非常快速的內(nèi)部與外部存儲(chǔ)器訪(fǎng)問(wèn)能力。這種處理需求對(duì)任何架構(gòu)的數(shù)據(jù)與時(shí)鐘布線(xiàn)功能都來(lái)說(shuō)都是一種嚴(yán)峻的考驗(yàn)。 必須在一定的功耗范圍內(nèi)滿(mǎn)足所有性能指標(biāo)。系統(tǒng)必須在有限的功耗和冷卻限值內(nèi)運(yùn)行，如圖 7概念圖所示。
圖7：UltraScale架構(gòu)超越了早期的功耗和性能限制 UltraScale架構(gòu)的組成部分針對(duì)新一代處理系統(tǒng)的眾多復(fù)雜要求進(jìn)行了調(diào)整。 提供海量I/O和存儲(chǔ)器帶寬 UltraScale架構(gòu)能在顯著增強(qiáng)高速SerDes收發(fā)器性能的同時(shí)大幅降低其功耗。Virtex UltraScale器件采用可支持5 Tbps以上串行系統(tǒng)帶寬的新一代SerDes（收發(fā)器）。 基于UltraScale架構(gòu)的GTY和GTH串行收發(fā)器包含內(nèi)部變速箱(gearbox)邏輯，用于將多Gb/s的串行數(shù)據(jù)線(xiàn)速率轉(zhuǎn)化成更寬的數(shù)據(jù)總線(xiàn)（幾百M(fèi)Hz），以便與片上邏輯和存儲(chǔ)器速度相匹配。收發(fā)器的gearbox能消除在系統(tǒng)設(shè)計(jì)中因使用外部gearbox芯片而帶來(lái)的成本。與之類(lèi)似的是，基于UltraScale架構(gòu)的GTY串行收發(fā)器所采用的集成分?jǐn)?shù)鎖相環(huán)（PLL）能夠?qū)⒁粋�(gè)參考時(shí)鐘轉(zhuǎn)換成多個(gè)線(xiàn)路速率，因此無(wú)需再使用外部的電壓控制型晶體振蕩器（VCXO）。僅這一項(xiàng)功能就可以節(jié)省數(shù)十個(gè)分立器件，并為采用眾多不同線(xiàn)路速率高速串行端口的系統(tǒng)設(shè)計(jì)節(jié)省數(shù)百美元。 采用UltraScale架構(gòu)的ASIC級(jí)串行收發(fā)器與早期器件中的收發(fā)器相比具備更高的靈活性，同時(shí)保留了賽靈思7系列ALL Programmable器件可靠的自適應(yīng)均衡功能（自動(dòng)增益控制、連續(xù)時(shí)間線(xiàn)性均衡、決策反饋均衡）。賽靈思的自適應(yīng)均衡功能可以將誤碼率維持在無(wú)法檢測(cè)到的水平（例如小于10-17），并允許基于UltraScale架構(gòu)的收發(fā)器直接驅(qū)動(dòng)數(shù)GHz的高速背板。 提供超高的外部與內(nèi)部存儲(chǔ)器帶寬 UltraScale架構(gòu)能支持多個(gè)適用于DDR3/4的SDRAM存儲(chǔ)控制器，并包含硬化的DDR物理層（PHY）片上模塊，從而將存儲(chǔ)器接口性能提升到了新高度。與早期器件相比，基于UltraScale架構(gòu)的器件具備如下優(yōu)勢(shì)： • 更多SDRAM控制器 • 更寬的SDRAM端口 • 更快的存儲(chǔ)器端口 因此，基于UltraScale架構(gòu)的All Programmable器件能提供超過(guò)1 Tb/s的DDR SDRAM存儲(chǔ)器帶寬，用以滿(mǎn)足領(lǐng)先的新一代系統(tǒng)設(shè)計(jì)提出的海量數(shù)據(jù)流、快速處理和超大存儲(chǔ)器等要求。與軟核PHY相比，硬化的SDRAM PHY模塊能將讀取時(shí)延降低30%，同時(shí)該模塊能控制DDR4 SDRAM，從而將用于外部存儲(chǔ)器的功耗降低20%以上。 片上Block RAM性能往往是影響系統(tǒng)最大時(shí)鐘速率的關(guān)鍵因素。賽靈思已對(duì)UltraScale架構(gòu)All Programmable器件中的Block RAM進(jìn)行了重新設(shè)計(jì)，以便在降低功耗的同時(shí)與系統(tǒng)中其他可編程模塊的性能相匹配。新的Block RAM架構(gòu)支持高速存儲(chǔ)器級(jí)聯(lián)，消除了DSP和包處理中存在的瓶頸。輸出多路復(fù)用器在這種新架構(gòu)中的使用方式很獨(dú)特，使得Vivado設(shè)計(jì)套件工具在無(wú)需附加片讓布線(xiàn)或邏輯資源的情況下也能高效創(chuàng)建大型、快速的RAM陣列和FIFO。 賽靈思還加強(qiáng)了基于UltraScale架構(gòu)的Block RAM FIFO配置，以便在相同F(xiàn)IFO上支持不同寬度的輸入與輸出端口。當(dāng)FIFO需要從一個(gè)系統(tǒng)時(shí)鐘域跨越到另一個(gè)域時(shí)（UltraScale架構(gòu)現(xiàn)在支持很多個(gè)時(shí)鐘域），這項(xiàng)功能很有幫助。 實(shí)現(xiàn)快速、智能處理 為滿(mǎn)足最終用戶(hù)要求，DSP和包處理系統(tǒng)的性能需要不斷提高，如圖8示。
圖8：系統(tǒng)性能需要隨時(shí)間推移而增長(zhǎng) 人們需要從噪聲中提取更多信號(hào)信息；需要?jiǎng)?chuàng)建更加逼真的圖像；需要應(yīng)對(duì)無(wú)止境的數(shù)據(jù)包流量增長(zhǎng)，所有這些都在對(duì)性能提出更高要求。然而，與此同時(shí)，還要將成本控制在規(guī)定的預(yù)算范圍內(nèi)，這樣就給設(shè)計(jì)帶來(lái)了諸多實(shí)際限制。如圖9所示，圖中描述了LTE和LTE Advanced（LTE-A）基站的性能與成本隨時(shí)間的變化趨勢(shì)。
圖9：LTE性能和成本發(fā)展趨勢(shì) 簡(jiǎn)而言之，客戶(hù)需要以更低成本獲得更高的系統(tǒng)性能，這是大多數(shù)電子產(chǎn)業(yè)永恒不變的趨勢(shì)，而這也正是UltraScale架構(gòu)的優(yōu)勢(shì)所在。 在領(lǐng)先的性能優(yōu)勢(shì)基礎(chǔ)之上增強(qiáng)DSP 賽靈思針對(duì)UltraScale架構(gòu)顯著增強(qiáng)了已經(jīng)具備行業(yè)最高性能的Virtex-7 FPGA的DSP48E1 DSP slice，以實(shí)現(xiàn)更快的數(shù)字信號(hào)處理能力，同時(shí)減少DSP模塊外部的布線(xiàn)或邏輯資源使用量。在DSP slice上應(yīng)用的一系列創(chuàng)新功能可以改善乘法運(yùn)算和MACC運(yùn)算，從而增強(qiáng)功能并降低功耗。 基于UltraScale架構(gòu)的DSP48E2 DSP slice包含27×18位乘法器，可將更大的函數(shù)映射到更少的DSP slice中。例如，DSP48E2 block憑借更寬的27×18位乘法器能夠以更少的資源實(shí)現(xiàn)IEEE Std 754雙精度算法，與采用賽靈思7系列All Programmable器件中的DSP48E1模塊實(shí)現(xiàn)相同功能相比，所采用的DSP模塊數(shù)量可減少三分之二。 在DSP48E2 slice中包含寬MUX和寬XOR函數(shù)后，像錯(cuò)誤校正與控制（ECC）、循環(huán)冗余校驗(yàn)（CRC）以及前向糾錯(cuò)（FEC）等非DSP運(yùn)算就可以將DSP slice作為高速、硬化的寬邏輯模塊來(lái)使用。這些增強(qiáng)特性有助于提高性能，降低功耗，并減少可配置邏輯模塊（CLB）的使用量，從而將更多CLB用于實(shí)現(xiàn)其他功能。正是通過(guò)為DSP等模塊增加新功能，UltraScale架構(gòu)得以同時(shí)滿(mǎn)足新一代應(yīng)用對(duì)于提高處理能力以及降低成本方面的要求。 擴(kuò)展的智能數(shù)據(jù)包處理性能 無(wú)止境的帶寬需求正持續(xù)推高網(wǎng)絡(luò)通信基礎(chǔ)設(shè)施的升級(jí)投入。數(shù)字視頻傳輸所形成的海量數(shù)據(jù)流加速了100Gb/s網(wǎng)絡(luò)設(shè)備的成熟，同時(shí)也加大了對(duì)400G解決方案的需求。數(shù)據(jù)包處理甚至可以給當(dāng)前業(yè)內(nèi)數(shù)百Gb每秒速率的最先進(jìn)架構(gòu)帶來(lái)嚴(yán)峻的性能挑戰(zhàn)。在線(xiàn)路速度下執(zhí)行的校驗(yàn)和計(jì)算與橋接等基礎(chǔ)數(shù)據(jù)包處理功能會(huì)對(duì)性能和資源利用率帶來(lái)顯著影響。 除了解決與高性能數(shù)據(jù)包處理有關(guān)的海量數(shù)據(jù)流問(wèn)題外，UltraScale架構(gòu)還包含多種專(zhuān)為數(shù)據(jù)包處理定制的創(chuàng)新功能。其中包括：對(duì)DSP48模塊進(jìn)行修改以支持線(xiàn)速度下進(jìn)行的CRC 32校驗(yàn)和計(jì)算；加入了硬化的Gb以太網(wǎng)MAC和Interlaken芯片到芯片接口，用以支持智能數(shù)據(jù)包處理的性能突破和最新的集成等級(jí)。 UltraScale架構(gòu)滿(mǎn)足下一代系統(tǒng)級(jí)功耗要求 隨著系統(tǒng)級(jí)性能伴隨產(chǎn)品的更新?lián)Q代而不斷得到擴(kuò)展，人們期望（也是系統(tǒng)要求）功耗也能保持不變或者繼續(xù)降低。例如，對(duì)于有線(xiàn)通信基礎(chǔ)設(shè)備而言，新一代線(xiàn)路卡必須在不改變外形尺寸或功耗水平的前提下支持更高的帶寬或計(jì)算性能。盡管我們可能認(rèn)為這與系統(tǒng)性能提升的本質(zhì)有一些矛盾（通常來(lái)說(shuō)性能提升必然以功耗增加為代價(jià)），但是我們?nèi)钥赏ㄟ^(guò)系統(tǒng)集成、電源管理策略以及高級(jí)工藝技術(shù)來(lái)持續(xù)降低系統(tǒng)功耗。 UltraScale架構(gòu)為每一代All Programmable系列提供了無(wú)可比擬的系統(tǒng)級(jí)功耗優(yōu)勢(shì)。低功耗的半導(dǎo)體工藝加上芯片和軟件上顯著的靜態(tài)、動(dòng)態(tài)功耗門(mén)控技術(shù)使得總的系統(tǒng)功耗比Xilinx 7系列器件（已經(jīng)是目前業(yè)界功耗最低的可編程邏輯器件）還要低50%。 降低功耗對(duì)設(shè)計(jì)人員來(lái)說(shuō)意味著兩件事：（1）更低的功耗預(yù)算和散熱管理要求；（2）更高的速度。這兩點(diǎn)對(duì)滿(mǎn)足新一代應(yīng)用不斷提高的要求極為重要。 UltraScale的IP保護(hù)與防篡改安全功能 幾乎在所有市場(chǎng)都在不斷加大對(duì)賽靈思All Programmable FPGA的使用，以至于這些器件正在成為眾多新系統(tǒng)的核心。 賽靈思All Programmable器件的不斷普及使得保護(hù)器件內(nèi)的IP與保護(hù)器件所處理的數(shù)據(jù)具有同等重要性。隨著安全威脅意識(shí)的增長(zhǎng)，系統(tǒng)安全領(lǐng)域隨即推出了一系列可推動(dòng)設(shè)計(jì)安全性不斷提高的策略與標(biāo)準(zhǔn)。設(shè)計(jì)人員在部署需要達(dá)到安全標(biāo)準(zhǔn)的產(chǎn)品時(shí)，必須考慮眾多安全威脅或潛在薄弱環(huán)節(jié)。簡(jiǎn)要的薄弱環(huán)節(jié)列表包括如下內(nèi)容：大意自滿(mǎn)、不完備的安全措施、后門(mén)漏洞、設(shè)計(jì)缺陷、器件缺陷、單粒子翻轉(zhuǎn)、比特流解碼、電子欺詐、特洛伊木馬、回讀、邊帶信道以及故障插入。 賽靈思的安全解決方案與創(chuàng)新產(chǎn)品已經(jīng)歷了五代以上的發(fā)展，UltraScale All Programmable架構(gòu)在這一基礎(chǔ)上引入了多種增強(qiáng)型安全特性，可對(duì)載入器件內(nèi)的IP提供更強(qiáng)的保護(hù)并實(shí)現(xiàn)防篡改功能，繼續(xù)保持著延續(xù)賽靈思在安全解決方案領(lǐng)域的領(lǐng)先地位。UltraScale 架構(gòu)在安全性方面的改進(jìn)包括：更強(qiáng)大更先進(jìn)的AES比特流解密與認(rèn)證方案；更多密鑰模糊處理功能；確保在編程過(guò)程中無(wú)法對(duì)加密密鑰進(jìn)行外部訪(fǎng)問(wèn)。這樣就能得到穩(wěn)定可靠的業(yè)界領(lǐng)先解決方案，滿(mǎn)足不斷變化的新一代安全要求。 分析協(xié)同優(yōu)化=可預(yù)見(jiàn)性的成功 為最嚴(yán)格的應(yīng)用實(shí)現(xiàn)最高水平的集成度、容量和類(lèi)似于ASIC的系統(tǒng)級(jí)性能，僅這一項(xiàng)就已經(jīng)頗具挑戰(zhàn)。而UltraScale架構(gòu)還從20nm平面FET擴(kuò)展至16nm鰭式FET甚至更高級(jí)的技術(shù)，并且從單芯片電路擴(kuò)展至3D IC，同時(shí)還能在不降低性能的前提下實(shí)現(xiàn)高達(dá)90%的最高器件利用率。滿(mǎn)足這些嚴(yán)苛目標(biāo)的唯一途徑就是將UltraScale架構(gòu)與Vivado設(shè)計(jì)套件進(jìn)行協(xié)同優(yōu)化。 Vivado設(shè)計(jì)套件是一款全新的SoC增強(qiáng)型設(shè)計(jì)環(huán)境，最初針對(duì)賽靈思7系列器件推出，主要用于未來(lái)十年的All Programmable器件（例如UltraScale架構(gòu)）。Vivado能解決可編程系統(tǒng)集成與實(shí)現(xiàn)方面的關(guān)鍵設(shè)計(jì)瓶頸，其生產(chǎn)力相對(duì)同類(lèi)競(jìng)爭(zhēng)開(kāi)發(fā)環(huán)境提高了四倍。 要實(shí)現(xiàn)新一代設(shè)計(jì)提出的超高性能、集成度以及結(jié)果質(zhì)量目標(biāo)，就需要采用全新的器件布局布線(xiàn)方案。傳統(tǒng)FPGA布局布線(xiàn)工具依靠模擬退火作為主要的布局優(yōu)化算法，無(wú)法顧及擁塞程度或總導(dǎo)線(xiàn)長(zhǎng)度等全局設(shè)計(jì)指標(biāo)。要實(shí)現(xiàn)具備多Tb性能的設(shè)計(jì)，需要采用寬總線(xiàn)而且要求時(shí)鐘歪斜幾乎為零。因此，采用模擬退火這種不考慮總體導(dǎo)線(xiàn)長(zhǎng)度和擁塞情況的布局布線(xiàn)算法是絕對(duì)不可行的。 最佳的布局方案取決于多種因素，例如時(shí)序、導(dǎo)線(xiàn)長(zhǎng)度和擁塞等標(biāo)準(zhǔn)。 Vivado設(shè)計(jì)套件利用多變量成本函數(shù)找出最優(yōu)布局方案，這樣，設(shè)計(jì)人員就可以快速確定布線(xiàn)方案，并使器件利用率達(dá)到90%以上且不降低性能。與采用其他解決方案相比，這種方式的運(yùn)行時(shí)間更短而且結(jié)果的變化程度也更小，這樣實(shí)現(xiàn)設(shè)計(jì)收斂所需的迭代次數(shù)就更少，并且性能和器件利用率都達(dá)到了業(yè)界前所未有的高水平。 UltraScale架構(gòu)與工藝技術(shù) 工藝技術(shù)在任何芯片架構(gòu)中都是一個(gè)重要的考慮因素，賽靈思UltraScale架構(gòu)可以支持多種工藝技術(shù)。賽靈思與臺(tái)積(TSMC)合作推出的28nm HPL（低功耗高性能）工藝技術(shù)是賽靈思7系列All Programmable器件能夠取得巨大成功的主要因素。憑借之前合作所取得的經(jīng)驗(yàn)，賽靈思與臺(tái)積又開(kāi)發(fā)出了20nm 20SoC平面工藝技術(shù)，用以支持預(yù)計(jì)將于2013年推出的第一代賽靈思UltraScale All Programmable器件。 然而，賽靈思設(shè)計(jì)UltraScale架構(gòu)還有另一個(gè)目的，那就是充分利用繼20SoC之后的工藝節(jié)點(diǎn)16FinFET所提供的更高的性能、容量和節(jié)電性能。 另外，在賽靈思“FinFast”開(kāi)發(fā)計(jì)劃（該計(jì)劃匯集了賽靈思和臺(tái)積的優(yōu)秀工程設(shè)計(jì)人才）的支持下，賽靈思UltraScale架構(gòu)和Vivado 設(shè)計(jì)套件針對(duì)臺(tái)積 16FinFET工藝技術(shù)進(jìn)行了協(xié)同優(yōu)化。這樣，賽靈思與臺(tái)積將于2014年推出第二代UltraScale All Programmable器件芯片。 結(jié)論 為了實(shí)現(xiàn)數(shù)百Gbps的系統(tǒng)級(jí)性能，實(shí)現(xiàn)全線(xiàn)速智能處理，并擴(kuò)展至Tbps和每秒萬(wàn)億次的浮點(diǎn)運(yùn)算水平，我們需要采用一種全新的架構(gòu)方案。賽靈思根據(jù)新一代高性能系統(tǒng)需求已經(jīng)開(kāi)發(fā)出了新一代UltraScale 架構(gòu)和Vivado設(shè)計(jì)套件。UltraScale架構(gòu)能提供ASIC級(jí)的系統(tǒng)性能，滿(mǎn)足最嚴(yán)苛的新一代應(yīng)用要求：即實(shí)現(xiàn)海量I/O和存儲(chǔ)器帶寬、海量數(shù)據(jù)流、極高的DSP與包處理性能，并在不影響性能的前提下實(shí)現(xiàn)超過(guò)90%的前所未有的器件利用率。 UltraScale是業(yè)內(nèi)首款在All Programmable架構(gòu)中應(yīng)用最前沿ASIC架構(gòu)增強(qiáng)功能的產(chǎn)品，能夠從20nm平面FET擴(kuò)展到16nm 鰭式FET，甚至更先進(jìn)的技術(shù)，此外還能從單芯片電路擴(kuò)展至3D IC。 通過(guò)整合臺(tái)積的先進(jìn)技術(shù)并與Vivado新一代設(shè)計(jì)套件實(shí)現(xiàn)協(xié)同優(yōu)化，賽靈思提前一年實(shí)現(xiàn)同類(lèi)競(jìng)爭(zhēng)產(chǎn)品1.5倍至2倍的系統(tǒng)級(jí)性能與集成度。這相當(dāng)于我們比競(jìng)爭(zhēng)對(duì)手領(lǐng)先整整一代。 如需了解如何利用UltraScale架構(gòu)實(shí)現(xiàn)您的新一代設(shè)計(jì)目標(biāo)，或者詳細(xì)了解基于UltraScale架構(gòu)的All Programmable FPGA系列，請(qǐng)聯(lián)系當(dāng)?shù)氐馁愳`思銷(xiāo)售辦事處或者訪(fǎng)問(wèn)網(wǎng)址 china.xilinx.com。 |
