求助，epm7256，做rst延時(shí)

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發(fā)布時(shí)間: 2013-7-21 18:08

要求給第一個(gè)復(fù)位信號至處理器，然后再處理器啟動(dòng)過程中，屏蔽復(fù)位信號，到30s時(shí)候，一切正常，我不是特別熟悉verilog，寫了一下，之后，發(fā)現(xiàn)quartus自己的仿真不正確，因?yàn)楸容^著急，求助下先

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