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VHDL基本模型結構
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設計實體
entity or_gate is
port(a:in bit ;
b:in bit;
c:out bit;);
end or_gate;
architecture behave of or_gate is
begin
c<=a or b;
end behave;
實體說明 entity <實體名》 is
end 實體名;
類屬說明：：generic();
entity or_gate is
generic (delay :time:=1 ns);
prot(a:in bit;
b:in bit;
c:out bit);
end or_gate ;
architecture behave of or_gate is
begin
c<=a or b after (delay);
end behave;
結構體部分：architecture ....of ....is
begin
end ....
在結構體書寫結構中，結構體說明語句位于architecture和begin 之間，用于對結構內部所使用的信號、常數、數據類型和函數等進行定義。
